柔軟性の高いアーキテクチャにおけるマルチサービス・ネットワークのサポートに対する要求が増大しているため、通信システムの設計者は、増加の一途を辿るプロトコル、カプセル化方式、およびデータ・レートをサポートするシステムを設計するのに注力しています。
プロトコルの例としては、Sonet/SDH、イーサネット、FibreChannel、RPR (Resilient Packet Ring)、ATM (Asynchronous Transfer mode)、FR (Frame Relay) などがあります。新しいカプセル化方式には、普及し始めた GFP (Generic Framing Procedure) と VCAT (Virtual Concatenation)、および HDLC (High-Level Data Link Controller)、PPP (Point-to-Point Protocol) などの規格が含まれます。これらのテクノロジは、サポート・レートを 155Mbps、622 Mbps、1 Gbps、2.5 Gbps、10Gbps、40 Gbps のようにスケーリングできることも必要です。
これらの要求には、SONET/SDH フレーマ、ATM セル・デリネータ、パケット・インタフェースなど、複数の機能を 1 個のアルテラ FPGA に統合する、高集積度プログラマブル・ロジック・デバイス（PLD）を使用することによって対応できます。Stratix® V FPGA に搭載されるパーシャル・リコンフィギュレーション機能に加え、複数のプログラマブル・ファイルを使用して、この FPGA を複数のコンフィギュレーションをサポートするようにリコンフィギュレーションし、ユニバーサルなフロント・エンドを実現することが可能です。
1個の アルテラ FPGA を、さまざまなデータ・レート (155 Mbps、622 Mbps、2.5 Gbps、10 Gbps,、40 Gbps、100 Gbps) を使用して SONET/SDH 上で ATM セルまたは PPP パケット伝送を行うように設計することができます。ライン・カードを個別の PLD コンフィギュレーション・オプションとして、 SONET/SDH 上でセルまたはパケットの伝送をサポートするように設計すると、高度に最適化されたソリューションが実現します。設計者は、必要最小限のゲートにのみ金額を支払い、多機能ASSP チップセットの複雑なソフトウェア・プログラミング要件は負担しません。
複数のデバイス・プログラミング・ファイルをフラッシュ・メモリに格納することにより、柔軟性を維持しながら、さらに在庫コストを削減することができます。 PLD はライン・カードのブートアップ時に適切なコンフィギュレーションをプログラムすることができます。PLD に必要最小限のゲートだけをロードすることにより、PLD サイズは動作モードごとに最小化されます。また、他の設計部分を動作させたまま、デバイスを部分的に変更可能なパーシャル・リコンフィギュレーション機能により、集積度に最適化した真にユニバーサルなラインカードの作成が可能となります。
