高速ダウンリンク・パケット・アクセス (HSDPA)
高速ダウンリンク・パケット・アクセス（HSDPA）は、広帯域コード分割多重アクセス方式（WCDMA）テクノロジの進化に基づいており、3GPP W-CDMA Release 5 仕様で標準化されました。HSPDA はモバイル・マルチメディア・アプリケーションをターゲットにしており、ダウンリンク（すなわち、基地局からモバイル端末まで）において、遅延を低減し、最高 14 Mbps のピーク・データ・レートを達成可能です。 これは瞬間的なチャネル状態への伝送パラメータの迅速な適応に依存する以下の 3 つの基礎的テクノロジと併せて、新しい高速ダウンリンク共有チャネルを追加することによって可能になりました。
- アダプティブ変調およびコーディング（AMC）
- 高速ハイブリッド自動繰り返し要求（ARQ）
- 迅速なスケジューリング
HSDPA チャネル・コーディングの実装に関する問題
HSDPA チャネル・コーディングでは、rate-one-third ターボ・エンコーディング、巡回冗長性検査（CRC）、レート・マッチング、およびインタリービングなどの他の機能が関係します（図 1 参照）。
図1. HSDPA でのチャネル・コーディング方式
ターボ・エンコーダは、2 個の再帰的畳み込みエンコーダと 1 個の内部インタリーバで構成されています。畳み込みエンコーダはハードウェアとソフトウェアの両方とも簡単に実装できますが、インタリーバは変動性があるので実装が複雑になる傾向があります。40 ～ 5114 のうちどれかのブロック・サイズがサポートされている必要があり、ブロック・サイズは 2 ms の伝送時間間隔（TTI）ごとに変更できます。これはデジタル信号プロセッサにとって大きな計算の負荷となり、HSPDA で重要なパラメータであるレイテンシを増加させます。
デジタル信号プロセッサの使用とは別の方法でこの機能を実行するには、FPGA に実装されているターボ・エンコーダ・アクセラレータ・ファンクションにデータ・ブロックをダウンロードします。これにより、インタリーバのためにルックアップ・テーブル（LUT）の内容を計算する必要がなくなり、またデジタル信号プロセッサの反復性の高いエンコーディング・タスクが不要になるので、帯域幅をデジタル信号プロセッサが実行する必要がある他の動作に解放することができます。
アルテラ FPGA でのチャネル・コーディングの高速化
ここでは、コスト効果の高いアルテラの低コスト Cyclone FPGAを使用した、チャネル・コーディング機能の効果的な実装方法について説明します。
統合チャネル・コーディング・ソリューション
ターボ・エンコーディングに加え、CRC 生成、コード・ブロック・セグメンテーション、レート・マッチング、インタリービング、シンボル・マッピングなどの他の機能も 1 個の Cyclone EP1C12 FPGA に効果的に実装できます。これにより、デジタル信号プロセッサから繰り返しの多い命令に対する計算の負荷をなくすことができるだけでなく、必要なデータ・バスの帯域幅も削減されます。図 1 に示すとおり、データがチャネル・コーディング・チェインを通過すると、ビット数が増加します。データがチェーンの先頭でダウンロードされる場合は、デジタル信号プロセッサからアクセラレータに最小数のビットが転送されなければなりません。表 1 は、各チャネル・コーディング機能を実装するのに必要なロジック・エレメント（LE）数とメモリ・ビット数の推定値を一覧にしたものです。総計算要件は 1 個の Cyclone EP1C12 デバイスの容量で十分対応できます。
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表 1. 統合ソリューションの演算要件 |
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内容 |
LE |
メモリ・ビット |
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CRC 付加 |
50 |
0 |
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ビット・スクランブル |
30 |
0 |
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コード・ブロック・セグメンテーション |
300 |
0 |
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ターボ・エンコーディング |
2,100 |
30,000 |
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物理レイヤ・ハイブリッド-ARQ 機能 |
1,400 |
30,000 |
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物理チャネル・セグメンテーション |
100 |
0 |
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高速ダウンリンク共有チャネル・インタリービング |
500 |
30,000 |
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16QAM のコンストレーション再配置 |
100 |
0 |
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物理チャネル・マッピング |
50 |
0 |
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パラメータ計算 |
4,000 |
10,000 |
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全機能の合計 |
8,630 |
100,000 |
プロセッサでのアダプティブ・パラメータの計算
物理レイヤのハイブリッド-ARQ 機能では、2 つのステージでのレート・マッチングが実行されます。この 2 つのステージの実装には、パンクチャまたは繰り返しの必要性と範囲を決定するパラメータ計算が含まれます。さらに、ターボ・エンコーダのブロック・サイズや物理チャネル・セグメンテーションのパラメータなど、他の可変パラメータも計算する必要があります。これらのパラメータ計算に伴う代数演算は、柔軟性の高いNios® II エンベデッド・ソフト・プロセッサ、そしてデュアルコアARM® Cortex™-A9 MPCore™ プロセッサに効果的に実装できます。これによって、FPGA での並列ハードウェア動作による性能上のメリットを享受しながら、高水準ソフトウェア・デザインの柔軟性と移植性を実現することができます。
アルテラ FPGA コプロセッサの機能
アルテラは、企業がアルテラの Stratix® II、Stratix、および Cyclone デバイスを使用して、FPGA コプロセッシング・ソリューションを開発できるデザイン・ツールと方法論を開発しました。アルテラの FPGA コプロセッサは、幅広いデジタル信号プロセッサおよび汎用プロセッサにインタフェースし、システム性能の向上とシステム・コストの低減を実現できます。図 2 に、アルテラの FPGA コプロセッサを TI のデジタル信号プロセッサと組み合わせて使用したハードウェアの高速化のための高水準アーキテクチャを示します。ハードウェア・アクセラレータは、TI の外部メモリ・インタフェース（EMIF）を通じてドライブされるダイレクト・メモリ・アクセス（DMA）であり、データは FIFO (first-in first-out) を使用してバッファされます。
アルテラの FPGA コプロセッサは全体的なアーキテクチャが柔軟に構築されているため、マスタ CPU に比較的密に結合できるシステム定義、または最小セットアップおよびマスタ CPU とのステータス・インタラクションのみ行う疎結合データ・プロセッシング・プレーンのシステム定義が可能になりました。この幅広い能力のバリエーションにより、アルテラの FPGA コプロセッサは、多様な性能および柔軟性要件を持つシステムでの使用に適しています。
図 2. アルテラの FPGA コプロセッサの例
HSDPA に対するアルテラの優位性
アルテラ・ソリューションを活用してHSDPA を実装した場合の様々な利点を紹介します。
低コスト
ハイエンド・デジタル信号プロセッサの通常のコストは 130 米ドル前後であり、ターボ・エンコーディング・プロセスだけでリソースの 30% ～ 40% を占めます。これはアルテラのコスト効果の高い Cyclone FPGA に比べて非常に効率が悪いといえます。Cyclone FPGA は、CRC、ターボ、レート・マッチングからインタリービングや直交振幅変調までをすべて実行できます。Cyclone EP1C12 デバイスにはこれらの機能がすべて搭載されており、コストはハイエンド・デジタル信号プロセッサの約 1/5（10,000 個受注時）です。
表 2 に、Cyclone プラットフォームのターボ・エンコーダ・アクセラレータ機能だけを実行して達成可能な コスト削減の例を、ハイエンド・デジタル信号プロセッサと比較して示します。
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表 2. FPGA アクセラレータ : コスト分析の例 |
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エンコーダ |
Cyclone デバイス |
ハイエンド・デジタル信号プロセッサ |
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14.4 Mbps ターボ・エンコーダ |
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58 Mbps ターボ・エンコーダ |
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- ハイエンド・デジタル信号プロセッサ情報の出典は TI の Web サイトです。9.7 サイクル/ビットには、ブロック・サイズが 2ms ごとに変化する場合のインターリーバ・テーブル・セットアップに必要な計算は含まれません。
柔軟性
チャネル・コーディング・プロセスにはビット単位の動作が含まれます。そのため固定データ・バス幅を備えたデジタル信号プロセッサと一緒に実装した場合は、リソースの使用効率が悪くなります。Cyclone デバイスの M4K メモリ・ブロックと Nios II プロセッサは、必要に応じて異なるデータ幅、係数幅、精度を選択してカスタマイズでき、チャネル・コーディング・アプリケーションに対して最適なデジタル信号プロフェッサ実装を提供できます。
開発環境
アルテラの DSP Builder および Qsys システム統合開発ツール、および Quartus® II ソフトウェアにより、システム設計者はアルテラの FPGA コプロセッシング・ブロックを簡単に構築して、標準プロセッサにインタフェースさせることができます。 システム設計者には、レジスタ転送レベル（RTL）デザインの知識は必要なく、開発環境やデジタル信号プロセッサのプラットフォームを変更する必要もありません。
