広域 3G、2.5G ネットワーク、およびローカル・エリア 802.11 ネットワークなどのワイヤレス標準規格の普及によって、今後のワイヤレス・デバイスは複数のエア・インタフェースと変調フォーマットをサポートする必要があります。ソフトウェア無線（SDR）テクノロジは、複数の標準規格にまたがってリコンフィギュレーション可能なハードウェア・プラットフォームを使用することによって、ワイヤレス・デバイスのこのような機能を実現します。FPGA およびデータ・コンバータ・テクノロジが絶えず進化し続ける中、SDR コンセプトがますます現実のものとなりつつあります。アルテラのプログラマブル・ロジック・デバイスは、IP コアおよび最先端デザイン・ソフトウェアの包括的ポートフォリオとともに、SDR テクノロジを効率的に実装するのに最適なプラットフォームを提供します。
SDR システム・アーキテクチャ
図 1 に、リコンフィギュレーションによって複数の標準規格をサポート可能な SDR ベース 3G 基地局のハードウェア分割を示します。 システム全体をリコンフィギュレーションするために、理想的な SDR 基地局はすべての信号処理タスクをデジタル領域で実行することになるでしょう。しかし、現行世代の広帯域データ・コンバータでは、異なるワイヤレス標準規格に対応するの必要な処理帯域幅とダイナミック・レンジをサポートすることはできません。その結果、以下に示すように、アナログ-デジタル・コンバータ（ADC）およびデジタル-アナログ・コンバータ(DAC)は通常は IF（中間周波数）で動作し、後続の無線周波数（RF）ステージへの信号処理には別の広帯域アナログ・フロント・エンドが使用されます。
図 1. 現行世代のテクノロジに基づく SDR アーキテクチャ
図 1 の注：
- DUC：デジタル・アップコンバータ
- CFR：クレスト・ファクタの低減
- DPD：デジタル・プレディストーション
- DDC：デジタル・ダウンコンバータ
- PA：パワー・アンプ
- LNA：低ノイズ・アンプ
デジタル IF 処理
デジタル IF は、デジタル信号処理の適用範囲を、ベースバンド領域を越えてアンテナ、さらに RF 領域にまで拡大します。 これにより、製造コストを削減すると同時にシステムの柔軟性を向上させます。 さらに、デジタル周波数変換は（減衰率と選択性に関して）従来のアナログ手法よりも高い柔軟性と性能を提供します。 アルテラのStratix® シリーズ FPGAは、高性能エンベデッド DSP ブロック、Nios® II エンベデッド・ソフト・プロセッサ、TriMatrix メモリ・アーキテクチャ、および高速インタフェースにより、デジタル・アップダウン・コンバータなど、演算を多用するデジタル IF 機能を実装するための、柔軟性の高い統合化されたプラットフォームを提供すると同時に、DPD、CFR、およびスマート・アンテナなどの新しい手法の導入に付随するリスクを低減します。
デジタル・アップコンバータ
データ・フォーマッティング（ベースバンド処理エレメントとアップコンバータの間で必要になる場合がある）は、図 2 に示すとおり、アップコンバータのフロント・エンドでシームレスに追加することができます。この手法は、アップコンバータに完全にカスタマイズ可能なフロント・エンドを提供し、多くの 3G システムに見られる、広帯域幅の入力データのチャネル化に対応します。カスタム・ロジック または Nios II エンベデッド・プロセッサを使用して、アップコンバータとベースバンド処理エレメント間のインタフェースを制御することができます。
図 2. デジタル・アップコンバータ
図 2 の注：
- RRC = ルート累乗コサイン
- NCO = 数値制御オシレータ
デジタル・アップコンバージョンでは、入力データはベースバンドでフィルタリングされ、補間されてから同調可能なキャリア周波数で直交変調されます。補間ベースバンド FIR（Finite Impulse Response）フィルタを実装するために、アルテラは FIR Compilerを提供しています。この FIR Compiler を使用し、速度と面積の間でトレードオフを図ることによって、特定の標準規格に対応する最適化された固定型または適応型フィルタ・アーキテクチャを構築することができます。アルテラはまた、115 dB を超えるスプリアスフリー・ダイナミック・レンジときわめて高い性能を備えた多様なオシレータ用アーキテクチャの生成が可能な、NCO Compiler IP（Intellectual Property）コアを提供します。サポートされる周波数割り当て数に応じて、プログラマブル・ロジック・デバイス内に正しい数のデジタル・アップコンバータを容易にインスタンス化することができます。
クレスト・ファクタの低減
3G CDMA（Code-Division Multiple Access：符号分割多重アクセス方式）ベースのシステムや、OFDM（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）などのマルチキャリア・システムは、高いクレスト・ファクタ（ピーク対平均比）の信号を示します。このような信号は、基地局で使用される PA の効率を大幅に低下させます。アルテラの FPGA は、SDR 基地局向けに各規格に合わせてカスタマイズされる CFR 手法を実装するためのリコンフィギュレーション可能なプラットフォームを提供します。
デジタル・プリディストーション
3G 標準規格およびそれらの高速モバイル・データ・バージョンは、QPSK（Quadrature phase shift keying：四位相偏移変調）やQAM（Quadrature amplitude modulation：直交振幅変調）などの不定包絡線変調方式を使用しています。この方式はパワー・アンプに厳しい直線性要件を課します。ルックアップ・テーブルおよびポリノミアル・アプローチの両方を含む DPD 直線化手法は、Stratix シリーズ FPGA を使用して効率的に実装することができます。DSP ブロックの乗算器は、最高 380 MHz の速度を達成でき、効率的なタイムシェアリングによって複雑な乗算を実装することができます。 Stratix シリーズ FPGA を SDR 基地局で使用する場合は、リコンフィギュレーションして特定の標準規格に使用される PA を効率的に直線化する適切な DPD アルゴリズムを実装することができます。
デジタル・ダウンコンバータ
レシーバ側では、デジタル IF 手法を使用して、IF 信号をサンプリングし、デジタル領域でチャネル化とサンプル・レート変換を実行することができます。 アンダーサンプリング手法を使用して、高周波数、IF 信号（標準 100 MHz 異常）を定量化することができます。SDR アプリケーションの場合、規格によってチップ /ビット・レートが異なるため、サンプル数を規格の基本チップ / ビット・レートの整数倍に変換するために非整数サンプル・レート変換が必要です。アルテラの DSP Builder ツールには、0.5 ～ 1 の変換比で非整数デシメーションを実行可能なプログラマブル・リサンプラ・ブロックが含まれています。
図 3. デジタル・ダウンコンバータ
ベースバンド処理
ワイヤレス標準規格は絶えず進化を続けており、適応変調およびコーディング、 スペースタイム・コーディング（STC）、ビーム形成、多重入力多重出力（MIMO）アンテナ方式などの最新ベースバンド処理方式の導入によって、より高いデータ・レートをサポートします。 ベースバンド信号処理デバイスは、このような演算を多用するアルゴリズムをサポートするために、きわめて広い処理帯域幅を必要とします。アルテラの FPGA は、例えば HSDPA 用チャネル・コーディングやビーム形成などのアプリケーションに適合します。
ベースバンド・コンポーネントは、同じ規格の強化バージョン間の移行をサポートするのに必要な SDR 機能だけでなく、まったく異なる規格をサポートできる能力を実現できるだけの柔軟性も備えている必要があります。 Nios II ソフト・プロセッサを使用するリモード・アップグレーダビリティ機能および幅広い IP コア の提供によって、アルテラの FPGA はこのような SDR 機能を送信および受信両方の信号処理データ・パスで実現するための最適な選択肢となります。図 4 は、アルテラの FPGA をリコンフィギュレーションして、ターボ・エンコーダ、リード・ソロモン・エンコーダ、逆高速フーリエ変換（IFFT）などの入手可能な MegaCore ファンクションによって、WCDMA/HSDPA または 802.16a 標準規格のベースバンド送信機能を容易にサポートできるシナリオの例を示します。
図 4. SDR ベースバンド・データ・パスのリコンフィギュレーション例
コプロセッシング機能
図 5 に示すとおり、SDR ベースバンド処理は多くの場合、プロセッサと FPGA の両方を必要とします。ここで、プロセッサはシステム制御機能とシステム・コンフィギュレーション機能を扱い、FPGA は演算を多用する信号処理データ・パスおよび制御を実装してシステムのレイテンシを最小化します。標準規格間の橋渡しを行うために、プロセッサはソフトウェアの主要セクション間でダイナミックに切り替えることができ、FPGA は必要に応じて完全にリコンフィギュレーションし、特定の規格に対応するデータ・パスを実装できます。
図 5. SDR 用コプロセッシング・アーキテクチャ
アルテラの FPGA コプロセッサは、さまざまな DSP プロセッサおよび汎用プロセッサにインタフェースでき、システム性能の向上とシステム・コストの低減を実現できます。アルテラの SOPC Builder と、MathWorks Simulink 環境の拡張機能を持つDSP Builderは、コプロセッサの統合を容易にする強力なツールです。システム設計者は、DSP Builder を用いて、マルチプレックス回路から完全にパラメータ化された FIR フィルタまで、多数の機能を内蔵するパラメータ化されたブロックをアセンブルすることができます。DSP Builder に取り込んだデータフロー・システムをエクスポートすれば、SOPC Builder でアセンブルされたプロセッサ・ベース・システムのコプロセッサとして使用できます。設計者は、SOPC Builder の対話式メニューを使用して、使用するコンポーネントのパラメータを設定し、さらに最適化された Avalon® スイッチ アーキテクチャを選択し、選択されたコンポーネントを接続することができます。また、SOPC Builder を使用して生成されたファンクション・ブロックは保存しておいて、将来のデザインに再利用することができるので、さらに時間とコストのメリットが得られます。
防衛アプリケーション用 SDR
SDR は、米軍内および多国籍軍や同盟国との間でのシームレスかつリアルタイムの通信を実現可能なソフトウェア・プログラマブル無線を開発するための JTRS（Joint Tactical Radio System：統合戦術無線システム）イニシアチブの基礎となる基本テクノロジです。 JTRS の機能と拡張性は、Software Communications Architecture と呼ばれるオープン・アーキテクチャ・フレームワーク上に構築されます。JTRS 端末は、30 以上の指定されたエア・インタフェースまたは波形（一般に、非軍事地域で使用されるものよりも複雑）のうち任意の 1 つのダイナミック・ローディングをサポートする必要があります。アルテラの FPGA は、このような要件に対応するために必要な処理能力と柔軟性を備えています。アルテラは、SDR フォーラムのメンバーでもあり、SDR テクノロジの発展のための活動に積極的に関わっています。
