市場の圧力は、今日のモバイル無線基地局装置（BTS）にかつてないほどの高いコスト効果を要求しています。BTS のコストを削減するために、デジタル・プリディストーション手法を採用した、より効率的で安価なパワー・アンプ（PA）アーキテクチャが構築されています。アルテラの デジタル・プリディストーション・リファレンス・デザインは、デジタル・プリディストーション・ソリューションを実装するための Stratix® II デバイスと Cyclone® II デバイスの適合性を実証しています。
3G 無線基地局装置のパワー・アンプ
モバイル BTS の主要部分である PA は、歪みを加えることなく弱い信号を増幅しなければなりません。高機能 PA の構築にはコストがかかり、一般にモバイル BTS のコストの 30 ～ 35% を占めます。設計中の次世代 PA に大きな影響を与えるのは、以下の 2 つの要因です。
- より安価な BTS に対する需要：BTS のコストの 1/3 を占める今日の PA の高コストに対処するために、より安価なパワー・アンプ・アーキテクチャの開発に拍車がかかっています。
- より高い効率と直線性を備えた PA：3G 標準規格とそれらの高速モバイル・データ・バージョンは、不定エンベロープ変調手法を採用しています。結果的に、PA の設計者は広い振幅範囲にわたって高い効率と直線性を達成する必要があります。これには高い隣接チャネル・リーク比（ACLR）と低いエラー・ベクタ・マグニチュード（EVM）を維持する必要があります。
効率と直線性を低コストで改善
クラス A のパワー・アンプは、3G 標準規格の厳密な直線性要件を満たしています。ただし、これらは高価なハイパワー・トランジスタで設計されており、DC パワーから無線周波数（RF）パワー への変換は効率が悪くなっています。OEM の優れた代替手段は、電力効率が良く、より安価な非直線性クラス AB、 B、 C のパワー・アンプを使用することです。アンプの非直線性を補償するために、異なる直線化手法が採用されています（表 1 参照）。今日では、フィードフォワード手法が一般的に使用されていますが、3G システムには より低コストで高い性能と柔軟性を提供することから、デジタル・プリディストーション（DPD）のほうが適しています。
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表 1. 直線化手法 |
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手法 |
補正 (1) |
帯域幅 (2) |
効率 |
柔軟性 (3) |
コスト |
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インライン・プリディストーション |
2 ～ 3 dB |
15 ～ 25 MHz |
5 ～ 8% |
低い |
非常に低い |
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アナログ・プリディストーション |
3 ～ 5 dB |
15 ～ 25 MHz |
5 ～ 8% |
低い |
低い |
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クロス・キャンセレーション |
15 ～ 20 dB |
10 ～ 20 MHz |
10 ～ 12% |
中程度 |
中程度 |
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フィードフォワード |
30 dB |
25 ～ 60 MHz |
6 ～ 10% |
中程度 |
高い |
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デジタル・プリディストーション |
15 ～ 20 dB |
15 ～ 20 MHz |
12 ～ 14% |
高い |
中程度 |
表 1 の注：
- 補正 = 隣接チャネル干渉の排除
- 帯域幅 = 直線化を実行可能な帯域幅
- 柔軟性 = 異なるスペクトラムに対する修正の容易さ
アダプティブ・デジタル・プリディストーション
プリディストーションでは、RF パワー・アンプの前に、非直線性モジュールを挿入する必要があります。プリディストータと呼ばれる非直線性モジュールは、PA の逆応答を持つので、PA 出力では全体の応答が直線になります。アダプティブ・デジタル・プリディストーションには、プリディストータのデジタル実装と、動作条件の変動による PA の応答での変化に適応するフィードバック・ループ（図 1 を参照）の存在が含まれます。
図1. アダプティブ・デジタル・プリディストーション
一般に採用されている適応アルゴリズムの 2 つの主要グループは、距離－勾配方式に基づく「ブラインド・アダプティブ」アルゴリズムと、非直線性の直接モデル化を試みる「多項式関数」アルゴリズムです。アダプティブ・アルゴリズムを使用して計算された補正係数は、ルックアップ・テーブル（LUT）に保存され、プリディストータの入力と PA の出力間の誤差を縮小するために、ダイナミックに更新されます。
アルテラの DPD 向けソリューション
ここでは、ブラインド・アダプティブ LUT ベースのアプローチを使用した、アダプティブ・デジタル・プリディストータ向け アルテラ・ソリューションについて説明します。図 2 に示すとおり、着信サンプル（I および Q）には、LUT から適用され、無線周波数（RF）モジュールに送信される補正係数があります。LUT のアドレスは入力パワーから得られ、LUT には各ロケーションに、実数部 I と仮数部 Q の 2 つの値が含まれます。フィードバック・ループでは、PA の出力がダウンコンバートされ、極座標形式に変換され、極座標形式でプリディストータ入力の遅延バージョンと比較されます。この誤差は、次に LUT に現在格納されている値を更新するのに使用されます。
図 2. アルテラの DPD 向けソリューション
以下のアルテラのデバイス・ソリューションは、図 2 に示すブロックを実装するのに非常に適しています。
図 2 のデカルト座標－極座標変換と極座標－デカルト座標変換は、アルテラの座標回転デジタル・コンピュータ（CORDIC）IP (intellectual property) ソリューションで効果的に実装することができます。CORDIC は、加算、減算、およびシフト操作のみを使用して、各種の三角関数を実行する反復アルゴリズムです。アルテラの CORDIC は、それぞれのロジック・エレメント（LE）が全加算器または減算器セルと関連レジスタを含むようコンフィギュレーションされている状態で、｢演算モード｣で動作中のロジック・エレメント（LE）を使用します。深くパイプライン化されたパラレル・アーキテクチャにより、300 MHz 以上の動作速度が可能です。
DSP ブロック による複素数の乗算
LUT の係数を補正するアプリケーションには、Stratix II デバイスで使用可能なエンベデッドDSPブロックに最適にマップする複素数の乗算が含まれます。各 DSP ブロック は 370 MHz 以上で動作可能で、パイプライン操作用レジスタに加えて、多数の乗算器および後続の加算器/減算器/アキュムレータを備えています。これらの機能により、Stratix II デバイスは、効果的に複素数の乗算を実装し、PA デザインに必要な全体的なロジックおよびルーチンの量を削減することができます。
Stratix II デバイスは、3 つのサイズのエンベデッド RAM ブロックで構成される TriMatrix™ メモリ 構造を特長としています。TriMatrix メモリには、512 ビットの M512 ブロック、4K ビットの M4K ブロック、512K ビットの M-RAM ブロックがあり、これらをすべてコンフィギュレーションして多彩な機能をサポートすることができます。Stratix IIのTriMatrix メモリは最大 9 M ビットの RAM を提供するため、メモリ消費量の多いアプリケーションに最適な選択肢となっています。M4K ブロックは LUT の実装に使用でき、M512 ブロックはシフト・レジスタ・モードで使用した場合は、誤差の計算のために入力サンプリングを遅らせる魅力的なオプションとなっています。
Nios II エンベデッド・プロセッサ上のアダプティブ・アルゴリズム
高い柔軟性を備えたソフト・エンベデッド Nios® II プロセッサ により、デザイン・エンジニアは、ソフトウェア内のアダプティブ・アルゴリズムをすばやく修正し、複雑なデータ・パスのスケジューリングに煩わされることなくソリューションをカスタマイズすることができます。Nios II プロセッサは Stratix II FPGA で 150 MHz 以上の速度で動作可能なソフト・エンベデッド・コアであり、またプログラム・コードのハードウェア高速化のためのカスタム・インストラクションを使用することも可能です。
メモリ・エフェクトは PA トランジスタのシリコン上の短期温度変動による歪みをモデル化します。温度は、現在または以前の入力サンプルの大きさに依存します。そのため、以前の入力の重み付けの合計を LUT に対するインデックスとして提供することにより、有限インパルス応答（FIR）フィルタをメモリ・エフェクトを補償するためのアドレス計算ブロックで使用することができます。
DPD に対するアルテラの優位性
柔軟性
デジタル・プリディストーションを実装するシステムは、データ・コンバータおよびパワー・トランジスタ・テクノロジにおける将来の発展に適応するだけの柔軟性が必要です。また、異なるコンフィギュレーション（単一キャリア対複数キャリア）および複数の標準規格をサポートできなければなりません。アルテラのデバイスはこの柔軟性を提供します。
低リスク
アルテラ・デバイスは、フィールドでプログラム可能であり、DPD などの新しいテクノロジを導入するリスクを大幅に軽減し、同時にさまざまなタイプのシステム（例えば、macro、micro、pico BTS など）に対する拡張性も提供します。リモート・アップグレード機能によって、さらに柔軟性が向上します。
統合化ソリューション
Stratix II FPGA の最新アーキテクチャ機能を Nios II ソフト・エンベデッド・プロセッサと組み合わせると、高度な統合ソリューションが可能になります。このソリューションでは、1個の Stratix II EP2S90デバイス内に、4 チャネル広帯域コード分割多重アクセス方式（WCDMA）に対応するデジタル・アップコンバータ、クレスト・ファクタ低減、DPD、デジタル・ダウンコンバータ、リサンプラ、データ・リフォーマッタ、および LVDS I/O トランシーバの全てを実装することができます。
パラメータ化されたソリューション
アプリケーション 向けに最適化されたカスタム・デザイン（例えば、フィルタ・スカート、デシメーション係数、ワード長など）を実装できるので、一般的な特定用途向け標準製品（ASSP）ソリューションと比較して卓越した性能が得られます。
コスト削減手段
アルテラ高集積 FPGA を使用してデジタル・プリディストーション手法を実装するシステム設計者は、大量生産を行うための低リスク、低コストの手段を必要とします。これを達成するために、設計者はデザインを FPGA から HardCopy® II デバイスに移行することができます。 HardCopy デバイス は、高集積 Stratix および Stratix II ファミリをサポートする移行プロセスを提供し、70% 以上のコスト削減を達成できます。
アルテラ & AMPP コア
以下の関連する AMPPSM (Altera megafunction partners program) コアが アルテラの IP MegaStore™ Web サイトから入手できます。
