3G システムの変調波形特性
第 3 世代（3G）CDMA（Code-Division Multiple Access：符号分割多重アクセス方式）ベースのシステムの基地局によって送信されるコンポジット・ダウンリンク信号は、図 1 に示すとおり、異なる物理チャネルを統合して形成されます。これらの異なる物理チャネルには、つねに必要な共通制御チャネルとは別に、異なるユーザ向けの専用データ・チャネルおよび制御チャネルが含まれます。
図 1. シングル・キャリア用ダウンリンク WCDMA モデル
システムのユーザ数が増加すると、コンポジット信号の経時変化エンベロープは高いピーク対平均比（PAR）つまりクレスト・ファクタを示します。ダウンリンク信号のクレスト・ファクタは、シングル・キャリア・システムでは 15 dB、複数キャリアを持つ基地局では 20 dB になります。
パワー・アンプの効率への影響
クレスト・ファクタが高い信号は、基地局トランスミッタのダウンリンク信号を増幅するパワー・アンプの効率を低下させます。通常はパワー・アンプ（PA）の動作点を下げ、すなわちバック・オフして入力信号のピークに適応させます。これは PA 出力の直線性を維持し、帯域外放射を防止するために行います。クレスト・ファクタの大きい入力信号は、大きなバックオフを必要とし、また PA の効率を低下させます。したがって、入力信号のクレスト・ファクタを低減し、PA の効率が許容範囲外レベルまで低下するのを防止することが重要です。
クレスト・ファクタ低減手法
信号のピークをクリップするのが、最も簡単なクレスト・ファクタ低減方法です。ただし、ハード・クリップでは、クリップされた信号に鋭角が発生するために、信号品質が低下し、帯域外放射が増大します。(1)
ピーク・ウィンドウィングは、クリップする信号をウィンドウ関数で逓倍することによって、鋭角を滑らかにする手法です。
図 2. ピーク・ウィンドウィングによるクレスト・ファクタの低減
原信号x(n)の振幅としきい値Aが比較され、中間スケーリング係数 c(n) が算出されます。この係数はさらに、ウィンドウ係数 w(n) で畳み込まれ、以下に示すとおり、最終ウィンドウ・スケーリング係数 b(n) を生成します。
図 3 に示すようなフィードバック構造を持つ、ウィンドウ関数による FIR（Finite Impulse Response）フィルタを使用して、クリップ関数 b(n) を計算できます。このフィードバック構造は、前回の入力値を使用して補正項を計算することによって、連続サンプルのオーバークリップを防止するために使用されます。ウィンドウ L の長さの選択には、信号品質と帯域外放射の間のトレード・オフを伴います。ウィンドウ L の長さは、基地局の無線送信要件を満たすように適切に選択しなければなりません。このアルゴリズムの詳細については、以下の注に記載されるドキュメントを参照してください。
注：
- "Effect of Clipping in Wideband CDMA System and Simple Algorithm for Peak Windowing,” Olli Vaananen, Jouko Vankka, and Kari Halonen - Helsinki University of Technology, Finland.
図 3. フィードバック付き FIR フィルタ構造
アルテラによるクレスト・ファクタ低減の実装
エンベデッド・デジタル信号処理(DSP)ブロックと Nios® II ソフト・プロセッサを搭載した、アルテラの Stratix® および Stratix II デバイスは、クレスト・ファクタ低減ソリューションを実装するのに最適なプラットフォームを提供します。ここでは、Stratix II FPGAを使用したピーク・ウィンドウィング・アルゴリズムの実装方法を説明します。
ウィンドウィング・アルゴリズムは、ベースバンドでのパルス整形動作前、またはパルス整形後および第 1 IF（中間周波数）段へのアップコンバージョン後の中間周波数（IF）で実装できます。ベースバンドでの実装の場合、続いて行われるパルス整形動作のために信号のクレスト・ファクタが再成長することを考慮して、アルゴリズムの適応バージョンを実装しなければなりません。これは IF での実装の場合には必要ありません。さらに、シングル MC-PA を採用するマルチキャリア（MC）基地局では、結合増幅の前に異なるキャリアが IF にまとめられます。結合された信号は、各キャリアに対してベースバンド・クリップが個別に採用された場合でも、クレスト・ファクタの再成長を示すことができます。
アルテラのマルチキャリア基地局トランスミッタ向けデジタル IF でのクレスト・ファクタ低減実装方法を図 4 に示します。
図 4. アルテラ Stratix II FPGA によるクレスト・ファクタ低減実装方法
注：
- 図 1 のポイント
- DPD = デジタル・プレディストーション
CORDIC による振幅計算
複合シンボルの瞬時増幅は、アルテラの CORDIC（Coordinate Rotation Digital Computer）ソリューションを用いて効率良く計算できます。CORDIC は、加算、減算、およびシフト操作だけを使用して各種三角関数を実行する繰り返しアルゴリズムです。アルテラの CORDIC は「演算モード」で動作するロジック・エレメント（LE）を使用しています。ここで、各 LE は全加算器 / 減算器セルと関連レジスタを含むようにコンフィギュレーションされています。この深くパイプラン化されたパラレル・アーキテクチャにより、300 ＭＨｚ以上の演算速度が可能になります。
ウィンドウィング・フィルタ実装に最適な DSP ブロック
ピーク・ウィンドウィング・アルゴリズムの実装に必要な FIR フィルタは、Stratix II デバイスで使用可能なエンベデッド DSP ブロックを使用して効率的に実装できます。各 DSP ブロックは、370 MHz 以上の周波数で動作可能であり、パイプライン操作用レジスタの他に、多数の乗算器および加算器/減算器/乗算累積器を備えています。FIR compiler MegaCore® ファンクションを使用して、ウィンドウ・フィルタ係数を計算し、Quartus® II ソフトウェアが各種アーキテクチャの高速で実装スペースを削減する FIR フィルタを合成するのに必要なコードを自動的に生成することができます。
クレスト・ファクタ低減におけるアルテラの優位性
柔軟性
クレスト・ファクタの低減を実現するシステムは、データ・コンバータおよびパワー・トランジスタ・テクノロジの将来の性能向上に適応できるだけの柔軟性を備えている必要があります。また、このようなシステムは、異なるコンフィギュレーション（シングルキャリア対マルチキャリア）および複数の標準規格（WCDMA (wideband code-division multiple access) 、CDMA 2000、EDGE (enhanced data for GSM evolution) など）をサポートできなければなりません。アルテラのデバイスは、このような柔軟性を提供します。
統合ソリューション
最新のアーキテクチャを備えた Stratix II FPGA と Nios II エンベデッド・プロセッサを組み合わせると、デジタル・アップコンバータ、クレスト・ファクタ・リデューサ、デジタル・プレディストータ（DPD）、デジタル・ダウンコンバータ、リサンプラ、データ・リフォーマッタ、および LVDS I/O トランシーバをシングル・チップに搭載できる高集積ソリューションが実現します。
NRE コスト
第3世代のシステムに対する需要を正確に予測できないため、システム開発時に ASIC に不可欠な NRE（Non-Recurring Engineering）コストの高さを正当化することは困難です。アルテラの HardCopy® II ストラクチャード ASICは、大量生産に対応した低コストと「Time-to-Market」の短縮を実現する、ASIC の代替手段です。HardCopy II ストラクチャード ASIC は、3G システムの大量生産に向けた低リスク、低コストの手段を必要とするユーザに最適です。
Time-to-Market
アルテラは、システム・レベルでの IP (Intellectual Property) コアの統合を、かつてないほど簡単にする Quartus II デザイン・ソフトウェアおよび SOPC Builder システム生成ツールにより、FPGA、CPLD、および HardCopy デザインに大きな｢Time-to-Market｣の利点を提供します。
