モバイル無線オペレータに対する、音声および高速データ・サービス提供の要求は高まる一方です。同時に、モバイル無線オペレータは、基地局1局あたりでサポートするユーザ数を増やすことによって、全体的なネットワーク・コストを削減し、加入者に手頃な価格でサービスを提供することを望んでいます。その結果、高速データ・レートと高容量を可能にする無線システムが今すぐに必要になってきました。
干渉抑制システム
残念ながら、利用可能な放送帯域が制限されているため、固定帯域幅でトラフィックを増やそうとすると、システム内の干渉が増加し信号品質が低下します。
特に基地局で全方位アンテナ（図 1-(a) 参照）が使用されている場合は、各ユーザの信号の送信 / 受信が同じセル内に所在する他のユーザへの干渉源となるため、全体的なシステム干渉が制限されます。この種の干渉を低減する効果的な方法は、1 つのセルを複数のセクタに分割し（図 1-(b)参照）、扇形アンテナを使用することです。
図 1. 非スマート・アンテナ・システム
スマート・アンテナ・テクノロジ - ビーム形成
スマート・アンテナ・テクノロジは、干渉レベルの低減とシステム容量の拡大を図る、大幅に改善されたソリューションを提供します。このテクノロジを用いると、基地局が送受信する各ユーザの信号は当該ユーザの方向にのみ限定されます。これによって、システム内の全体的な干渉が大幅に減少します。図 2 に示すスマート・アンテナ・システムは、異なる送信 / 受信ビームをまとめてシステム内の各ユーザに指向させる多数のアンテナで構成されています。この送受信法はビーム形成と呼ばれ、ベースバンドでのスマート（高度）な信号処理によって可能になります。
図 2. スマート・アンテナ・システム - ビーム形成
ビーム形成では、各ユーザの信号は、各アンテナを行き来する信号の振幅と位相を調整する複合的な重み付けによって逓倍されます。その結果、アンテナ・アレイからの出力が要求される方向に送信 / 受信ビームを形成し、他方向の出力は最小限に抑えられます。
スイッチド＆適応ビーム形成
複合重みが事前に決定された特定の方向にビームを形成する重みライブラリから選択される場合、このプロセスをスイッチド・ビーム形成と呼びます。このビーム形成では、基地局は基本的に受信した信号強度の測定値に基づいて異なるビーム間で切り替えを行います。他方、重みがリアルタイムで計算され、適応して更新される場合、このプロセスを適応ビーム形成と呼びます。基地局は、適応ビーム形成によって、目的のユーザに向けてはより狭い幅のビームを、干渉となるユーザーに向けてはヌル・ビームを形成することができるので、信号対干渉パルス・ノイズ比が大幅に改善されます。
アルテラの適応ビーム形成の実装
アルテラの Stratix® シリーズ FPGAの高性能デジタル信号処理（DSP）ブロック、エンベデッド Nios® II プロセッサ、およびロジック・エレメント（LE）は、適応ビーム形成アプリケーションに最適です。また、NEON アクセラレーション・ユニットとデュアルコア ARM® Cortex™-A9 MPCore™ プロセッサを活用することでも、ビーム形成の適応が可能です。ここでは、結合空間・時間処理を実行する Rake ビームフォーマ（2 次元 Rake とも呼ぶ）構造のアルテラによる実装について説明します。図 3 に示すとおり、各受信アンテナからの信号は、最初にベースバンドにダウンコンバートされ、次に整合したフィルタ－マルチパス・エスティメータによって処理され、異なる Rake フィンガに適宜割り当てられます。
図 3. アルテラの Stratix シリーズ FPGAによる適応ビーム形成
注：
- DDC：デジタル・ダウン・コンバータ
- MRC：最大比合成
- CORDIC：座標回転デジタル・コンピュータ
- QRD：QR 分解
さらに、各 Rake フィンガ上のビーム形成ユニットが、DPCCH（Dedicated Physical Control Channel）を通して送信されたパイロット・シンボルを用いて、関連するビームフォーマの重みとチャネル推定値を計算します。高速収束特性および良好な数値特性を持つ QRD ベース逐次最小 2 乗法（RLS: Recursive Least Square）アルゴリズムが、重み更新アルゴリズムとして選択されます。更新されたビームフォーマの重みはさらに、Dedicated Physical Data Channel（DPDCH）を通して送信されたデータと共に乗算に使用されます。次に、すべてのフィンガからの信号の最大比合成（MRC）が実行され、DPDCH データの最終ソフト推定値が得られます。
以下、各 Rake フィンガ上でのビーム形成ユニットの実装についてさらに詳しく説明します。
複合重み付け乗算用 DSP ブロック
異なるアンテナからの信号に複合重み付けを適用するには、Stratix シリーズ FPGAで提供されているエンベデッド DSP ブロック上に適切にマップする複雑な乗算が必要です。各DSP ブロックは、パイプライン操作用レジスタの他に、多数の乗算器および加算器/減算器/乗算累積器を備えています。これらの機能によって、Stratix シリーズ FPGAは、複雑な乗算を効率的に実装し、ビーム形成デザインに必要なロジックおよび配線の総量を削減します。
CORDIC ベースの QR 分解
QRD-RLS 重み更新アルゴリズムでは、入力信号マトリックス Y の QR（Qはユニタリ行列、R は上三角行列）への分解を行います。これは図 4 に示すとおり、CORDIC ブロックの三角シストリック・アレイを用いて達成されます。各 CORDIC ブロックは、ベクタリング・モードまたはローティション・モードで動作し、単純なシフトと 加算/減算動作を実行して一連のマイクロ・ローティションを実行します。また、300 MHz の速度で動作可能です。
図 4. CORDIC ベース QRD-RLSのための三角シストリック・アレイの例
R マトリックスおよび u ベクタ（変換された基準信号ベクタ d）が三角アレイに新しい入力行が入るたびに再帰的に更新されます。三角シストリック・アレイは、図 4 に示すとおり、さらにタイムシェアされた CORDIC ブロックの数が少ないリニア・アレイにマップすることができ、リソース消費とスループットとの間にトレード・オフを提供します。
Nios II を使用した重み付けに対する後方置換
最終的なビームフォーマ重みベクタ w と、三角配列の R および u 出力との関係は、Rw=u になります。R は上三角行列なので、w は柔軟性を備えたエンベデッド Nios II プロセッサ、またはデュアルコア ARM® Cortex™-A9 MPCore™ プロセッサ上にソフトウェアの形で実装可能な後退代入と呼ばれる手順を使用して解くことができます。Nios II ソフト・プロセッサは、さらにカスタム・インストラクションをプログラム・コードのハードウェア・アクセラレーションに利用することもできます。8 基アンテナ・システムの例では、100 MHz で動作する Nios II を使用して、後退代入によって Rake フィンガのビームフォーマ重みを約 0.2 ms で解くことができます。演算時間は、Nios II プロセッサで制御されるハードウェア・ペリフェラルに後退代入を実装することによって、3 µs まで短縮可能です。さらに、Nios II プロセッサは最小平均 2 乗（LMS）や正規化 LMS など、他の重み更新アルゴリズムを実装するための柔軟なプラットフォームを提供します。ARM Cortex-A9 プロセッサ・サブシステムには、浮動小数点、単一のインストラクション、マルチデータ (SIMD) 処理向けの NEON™ メディア処理エンジンが搭載されています。
ビーム形成に対するアルテラの優位性
処理速度
スマート・アンテナ・テクノロジは広い処理帯域幅 を必要とし、演算速度は 1秒あたりの乗算および累算（MAC）オペレーションが数百万回近くに達します。このような演算を多用するアプリケーションは、デジタル信号プロセッサの処理能力をすぐに使い果たしてしまいます。拡張 DSP ブロックと TriMatrix メモリを搭載したアルテラの FPGA は、50 GMAC を超えるスループットを達成しており、ビーム形成アプリケーション用の高性能プラットフォームを提供します。
柔軟性
多数のビーム形成アーキテクチャとアダプティブ・アルゴリズムがあり、送受信アダプティブ・ビーム形成や送受信スイッチド・ビーム形成など、様々な状況で高い性能が提供されます。アルテラの FPGA には、エンベデッド Nios II プロセッサおよび DSP Builder、Qsys などの使いやすい開発ツールが用意されており、各種のアダプティブ信号処理アルゴリズムの実装に高い柔軟性を提供します。
リスクの軽減
次世代ネットワークの標準規格が絶えず進化し続けており、これがビーム形成用 ASIC の実装に対するリスク要因となっています。例えば、送信ビーム形成ではモバイル端末からのフィードバックを利用しています。標準規格でフィードバック用に提供されるビット数によって、基地局で使用されるビーム形成アルゴリズムを決定できます。さらに、将来の基地局は空間・時間コーディングや多重入力・多重出力（MIMO）テクノロジを含む送信ダイバーシティをサポートすると考えられます。アルテラの FPGAは、遠隔地からアップグレードできるため、進化し続ける業界標準規格を設計する際のリスクを軽減すると同時に、別の送信ダイバーシティ方式を徐々に展開するためのオプションを提供します。
コスト削減手段
モバイル無線サービス・プロバイダはおそらく、高速無線データ・サービスに対する需要が増大している人口密度の高い都市部などの特定の｢ホット・スポット｣で最初にスマート・アンテナ・テクノロジを展開するでしょう。ASIC に不可欠な高い NRE（Non-Recurring Engineering）コストと長い開発サイクルは、このように製造数量が少ない場合には正当化できません。 アルテラのHardCopy ® ASICは、ASIC よりも優れた「Time-to-Market」のアドバンテージと共に、高集積な Stratix シリーズ FPGA をサポートする変換プロセスを提供し、比較的少ない最小発注数量（MOQ）に対しても最大 70% のコスト削減を実現することができます。
