Quartus® II 開発ソフトウェアを初めてご利用になるエンジニアの方を対象に、アルテラFPGAの基本的な設計手法を、デモを交えながらわかりやすく解説します。

このトレーニングでは、新しくプロジェクトを作成したり、既存のデザインファイルを用いて、デザインをコンパイルし、SettingsとAssignmentをデザインに与えてその結果を比較する所までを扱います。

Pin Planner を使用したデザインのピンの割り当てやチェック、デバイス及びピン配置情報のバックアノテーション、エクスポートや別リビジョンへのインポートを行い結果を確認する所までを行います。

このトレーニングでは、最新タイミング解析ツールである TimeQuest Timing Analyzer を使用したデザインのタイミング制約の設定方法から、実際にタイミング制約を与えて再コンパイルを行い、結果を比較する所までを行います。

このトレーニングでは、Mentor Graphics 社のOEM版 ModelSim Altera Starter Edition を使用して、デザインのコンパイルからシミュレーションの実行、動作の確認をファンクション･シミュレーション、タイミング･シミュレーション両方に対して行います。

このトレーニングでは、タイミング収束による問題と、なぜその問題について事前に準備しておくことが重要か、さらに一般的なタイミング収束の課題について解説します。

このトレーニングでは、Quartus II ソフトウェアでサポートしているTcl スクリプト機能について解説します。

このトレーニングでは、Quartus II ソフトウェアに搭載されている TimeQuest スタティック・タイミング解析ツールを使用した、FPGA ／HardCopy ASIC の性能検証方法を紹介します。

Quartus II のインクリメンタル・コンパイル機能を使用してデザインのパフォーマンスを保持しつつ、コンパイル時間を削減する手法について学びます。

このトレーニングでは、Quartus IIソフトウェアが提供するインクリメンタル・コンパイル機能を使用することによって解決可能な生産性およびチームベース・デザインの問題について紹介します。

SignalTap® II ロジック・アナライザを使用してオンチップデバッグを実施する利点を説明します。このトレーニングを修了すると、SignalTap II を使用したデバッグに必要なほとんどのプロセスを実行できるようになります。