HDLデザインテクニックを使用して、タイミング収束に関連する課題に対処する方法を解説します。このトレーニングでは、タイミング収束による問題と、なぜその問題について事前に準備しておくことが重要かを説明します。また、一般的なタイミング収束の課題についても解説します。そして、いくつかの例を通して、HDLの記述を変更することで、タイミング収束の課題に対処していく手法を学ぶことができます。Quartus II ソフトウェアを使用して、タイミング収束のゴールを達成する方法についても紹介します。
- 開催時間
- 1時間
- 受講料
- 無料
- タイミング収束の点で問題になる可能性のある HDL 記述の特定
- 上記のような HDL 記述を適切な記述に書き換えることでのタイミング収束の問題への対処
- Quartus II 開発ソフトウェア：入門編 (オンライン･トレーニング)
- Verilog HDLまたはVHDLの基礎
その他の必要となるスキル
- デジタル・ロジック設計に関する一般的知識をお持ちの方 （「プログラマブル・ロジックの基礎知識」受講程度）
- 基本的なFPGAデザインフローの理解
- Quartus II ユーザーインタフェースの使用経験
- Verilog HDLまたはVHDの基礎知識
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| 随時 | - | オンライン | 無料 |  |
- Quartus II パーフェクト・コース （オンライン・トレーニング）
