このクラスでは Quartus® II 開発ソフトウェアをもっと使いこなし、アルテラ FPGA/CPLD設計を効率よく行うための技術を解説します。パーフェクト・コース（オンライン版）は以下の4つ (1, 2, 4, 5) のセクションに分かれていますが、必要に応じて、どのクラスからご受講頂いても効果的に学べるよう設計されています。また、各クラスはそれぞれ1時間ほどでご覧いただけます。ご興味のおありのクラスよりご受講ください。
各クラスの内容
1. Settings と Assignments  |
| このクラスでは、新しくプロジェクトを作成したり、既存のデザインファイルを用いて、デザインをコンパイルし、SettingsとAssignmentをデザインに与えてその結果を比較する所までを扱います。 |
|
| 2. I/O プランニング |
| このクラスでは、Pin Planner を使用したデザインのピンの割り当てやチェック、デバイス及びピン配置情報のバックアノテーション、エクスポートや別リビジョンへのインポートを行い結果を確認する所までを行います。 |
|
|
| 4. タイミング解析 (TimeQuest) |
| このクラスでは、最新タイミング解析ツールである TimeQuest Timing Analyzer を使用したデザインのタイミング制約の設定方法から、実際にタイミング制約を与えて再コンパイルを行い、結果を比較する所までを行います。 |
|
|
| 5. EDAシミュレーション (ModelSim Altera) |
| このクラスでは、Mentor Graphics 社のOEM版 ModelSim Altera Starter Edition を使用して、デザインのコンパイルからシミュレーションの実行、動作の確認をファンクション･シミュレーション、タイミング･シミュレーション両方に対し て行います。 |
|
|
