このクラスの内容
このクラスでは、アルテラ FPGA を使用して外部メモリ・インターフェースを実装する方法を学習します。デザインフロー、オプション、設計時に直面する課題についての理解を助けるために、講義と実践的な演習の組み合わせになっています。
ダブル・データレートのインタフェースが最も広く使われていますので、このクラスでは DDR 、DDR2、DDR3 を扱います。
メモリ・インタフェースのオプションと、特に DDR SDRAM コントローラを実装する方法を学びます。最高のバンド幅を達成するために、ALTMEMPHY コアを使用するハイパフォーマンスのメモリ・コントローラの実装方法についても学習します。また、メモリ・インターフェースのデザインフローにおける各ステップについての詳しいヘルプを得られるように、多くのセルフサービスのリソースの使い方についても学びます。
最終的に、外部メモリ・インターフェースを含むデザインを実装するのに必要な知識を得ることができます。
開催時間
9:30 - 17:30 (7.0時間)受講条件
- デジタル回路とメモリデバイスの使用経験
- Quartus II の実務経験（特に TimeQuest タイミングアナライザ）
- Mentor Graphics ModelSim等の、ハードウェア・シミュレータの使用経験
取得できるスキル
- 使用できる外部メモリインタフェースのオプション、パフォーマンス、選択方法の理解- Altera MegaWizard plug-in managerを使用した、ハイパフォーマンスDDR SDRAM コントローラの設定と実装
- ModelSim® を使用した、コントローラの機能検証
- TimeQuest タイミング・アナライザを使用した、デザインのタイミング収束
- ハイパフォーマンス・コントローラへのユーザー論理の接続
- ALTMEMPHY へのカスタム・コントローラの接続
- 複数のメモリコントローラの実装
- SOPC Builder上でのコントローラの使用方法
- HardCopy II ASICへの移行プラン
最小催行人数について
各クラス、各会場において、最小催行人数を設定しています。最小催行人数は、各クラスの登録画面に記載されています。お申込の人数が最小催行人数に達しない場合は、そのクラスは中止となる場合があ りますので、予めご了承ください。お申込締切の翌営業日に各会場から開催可否のご案内をお送りします。
受講料
￥ 60,000 （消費税別）＊受講料は、お申込締切の翌営業日までに各会場からメールでお送りする 「振込先ご案内」 にしたがって、クラス開催日の5営業日前 （土曜・日曜・祝日を除く） までに指定口座にお振込みをお願いします。お振込みいただいた受講料は理由の如何に関わらず返金いたしかねますので、予めご了承ください。なお、振込み手数料は振込みされるお客様のご負担にてお願い申し上げます。
関連クラス
- Quartus II 基礎編 (必須)
- Quartus II 応用編 タイミング解析 (推奨)
ご登録に関するお問い合わせは、train_jp@altera.com までお問い合わせください。
開催一覧
＊各クラスの登録申し込みの受付は、開催日の10営業日前に終了します。
| 開催日 | 申込み締切日 | 開催場所 | 受講料 | |
|---|---|---|---|---|
| 8/6 (金) | 7/23 (金) | 東京・新宿会場 （エルセナ東京オフィス セミナールーム1） | ￥60,000 | 受付終了 |
| 9/22 (水) | 9/7 (火) | 新大阪会場 （アルティマ新大阪オフィス） | ￥60,000 | 登録 |
