アルテラの Nios II プロセッサは、消費電力の大きい高周波数の標準プロセッサにコストをかけることなく、組込み設計に必要かつ最適な性能を実現するための究極の柔軟性を提供します。さらに、Nios II プロセッサは、アセンブリ言語コードの手作業による駆け込み調整という場面を回避し、また、必要に応じたコンフィギュレーション可能な性能機能も提供します。
表1にNios II プロセッサの性能機能と利点を以下に示します。
| 表1. Nios II プロセッサの性能機能と利点 | ||
| 機能 | 説明 | 詳細 |
|---|---|---|
| 高性能プロセッサ･コア |
Nios II/f コアは、特に性能に配慮して設計されており、6 段パイプライン、ダイナミック分岐予測、インストラクション・キャッシュおよびデータ・キャッシュ、250MHz 超の性能を備えています。 |
|
| マルチ・プロセッサ・システム |
マルチコア･システムを使用してシステムの性能の拡張／縮小、またはソフトウェア･アプリケーションのよりシンプルなタスクへの分割を行います。Nios II エンベデッド･デザイン･スイート（EDS）は、Nios II プロセッサを使用するカスタマイズされたマルチコア･システム構築をサポートします。 |
|
| 広帯域幅バス構造 |
アルテラの Avalon® スイッチ･ファブリックは、複数のマスタ／ターゲット・トランザクションをサポートしており、SOPC Builder システム統合ツールによって自動生成されます。 SOPC Builder を使用することで、高スループットのシステム DMA およびオン・チップ・データ･バッファの構築が非常に容易に実現します。 |
|
| ハードウェア･アクセラレータ |
FPGA内のロジックやメモリを使用して、ソフトウェアアプリケーションから特定のタスクをオフロードするために設計された、専用ロジック・ブロックがハードウェア・アクセラレータです。C-to-Hardwareアクセラレーション・コンパイラ（C2H コンパイラ）は、ハードウェア・アクセラレータの生成と統合を自動で行います。 |
|
| カスタム命令 |
Nios II 命令セットにカスタム命令を追加することによって、処理時間重視のソフトウェア・アルゴリズムを高速化することができます。 |
|
| コンフィギュレーション可能な高速オンチップ･メモリ |
パフォーマンス重視のアプリケーションでは、少ないレイテンシのオンチップメモリバッファを作成することを可能にします。 |
|
これまで組込みシステム開発者がデザイン･サイクルの最終段階近くで性能を向上させようとした場合、より高速なプロセッサを購入するか、サブルーチンをアセンブリ言語レベルで手作業により調整しか方法がありませんでした。これらの手段は性能面で効果的だとしても、それに伴うコストと消費電力の増大などとのトレードオフは、往々にして受け入れがたいものです。
Nios II プロセッサは、リスクを伴わずにデザインの性能を向上させる多くの方法を提供します。
- アプリケーションが大規模かつ複雑になり、開発やデバッグスケジュールが厳しくなっていませんか？
- マウスを数回クリックすれば、Nios II によるマルチプロセッサ･システムを構築できます。プロセッサを複数使用できるので、コードを、より小さなシンプルなアプリケーションに分割できます。マルチプロセッサの特性を生かして、タイミングを満足させたり、早期にアプリケーションの妥当性を確認したり、製品の出荷を早めたりできるようになります。
- アプリケーションがタイミング要件を満たしていませんか?
- Nios II プロセッサを使用すれば、カスタム命令またはハードウェア･アクセラレータを追加することで、ボトルネックとなっているサブルーチンの性能を向上させることができます。操作は簡単で「右クリックでアクセラレート」できます。つまり、Nios II C2H コンパイラでCのサブルーチンからハードウェア･アクセラレータを作成しシステムに統合するための作業は、「高速処理の要求される関数をハイライトし、右クリックメニューでアクセラレータ化を指定」するだけです。
アルテラの FPGA および Nios II プロセッサは、組込みシステムの設計者へ、パフォーマンスの改善と設計リスクを軽減するツールボックスを提供しています
