エンベデッド IP スイート
アルテラは、組込みシステムのデザイン期間の短縮をサポートするために、もっとも活用されているエンベデッド IP コアおよびソフトウェアの組み合わせを提供しています。アルテラのエンベデッド IP スイートは、業界でもっとも幅広く使用されているソフト・プロセッサである Nios® II エンベデッド・プロセッサや、トリプル・スピード・イーサネット MegaCore® ファンクション、DDR/DDR2 メモリ・コントローラ、そしてコマーシャル・グレード・ネットワーク・スタックを備える完全なイーサネット・ソリューションを含む、組み込み設計のための構成要素を備えています。詳細は、表 1をご覧ください。
| 表 1. エンベデッド IP スイート | ||
| 製品コード | 価格 | 製品コード |
|---|---|---|
| IPS-EMBEDDED | $995 （米国内販売価格） |
このエンベデッド IP スイートには、標準的な Nios II プロセッサ・デザインの出荷に必要なすべての IP が含まれています。このエンベデッド・デザイン向けの永久使用、ロイヤリティ・フリーのライセンス・バンドルで、キットをアップグレードしてください。
この IP スイートのご注文については、販売代理店にお問い合わせください。 |
標準ペリフェラル
Nios II プロセッサに は、アルテラの FPGA開発向けに、ロイヤリティーが不要で汎用的なペリフェラルおよびインタフェースのライブラリが含まれています。簡単にデザインの再利用を可能にするインポート・ウィザードを使用して、ユーザーが開発したペリフェラルおよびインタフェースを、簡単にNios II プロセッサ・システムにインポートすることができます。
Verilog HDL および VHDL ソース・コードの両方で提供され、すぐに使用可能なデザイン・ブロックには、容易にシステム・インテグレーションを行うのに必要なすべてのソフトウェア一式が含まれています。表 2 に、Nios II 開発キットに含まれるペリフェラルおよびインタフェースを示します。IP MegaStore Web サイトから、さらに多くの SOPC Builder Ready IP（Intellectual Property）コアを入手可能です。
| 表 2. Nios II ペリフェラル＆インタフェース | ||
| ペリフェラル | 説明 | ドキュメント |
|---|---|---|
| JTAG UART | アルテラの FPGA 内蔵の JTAG （Joint Test Action Group）回路を使用して、ホスト PC と SOPC Builder システム間でシリアル通信します。 | データシート (PDF) |
| Common Flash インタフェース | マス・ストレージのサポートを提供します。 | データシート (PDF) |
| UART | ボー・レート、パリティ、ストップまたはデータ・ビットやオプションのフロー制御信号が可変である共通のシリアル・インタフェースを提供します。 | データシート (PDF) |
| インターバル・タイマー | 32 ビット・タイマーを提供します。周期的なパルスのジェネレータまたはシステムのウォッチドッグ・タイマーとして使用することもできます。 | データシート (PDF) |
| パラレル I/O（PIO） | 1 ～ 32 ビットのパラレル I/O （入力、出力、およびエッジ・キャプチャ）ポートを提供します。 | データシート (PDF) |
| シリアル・ペリフェラル・インタフェース（SPI） | マスタまたはスレーブ・プロトコルの業界標準のシリアル・ペリフェラル・インタフェースを実装します。 | データシート (英語版・PDF) |
| DMA コントローラ | CPU のメモリ・タスクを肩代わりすることにより、大量のデータ転送を実行します。 | データシート (PDF) |
| SDRAM コントローラ | オフ・チップの SDRAMへのシンプルな Avalon® インタフェースを提供し、8 ビット、16 ビット、32 ビット、および 64 ビット・データをサポートします。 | データシート (PDF) |
| メモリ・インタフェース |
以下のものが含まれます。
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データシート (英語版・PDF) |
設計者は SOPC Builder ツールを使用して Nios II プロセッサ・システムをコンフィギュレーションします。SOPC Builder では、コンポーネント、メモリ・マップド・アドレス、マスタ/スレーブの関係、および割り込み優先順位をコンフィギュレーションするための直感的なウィザード式ユーザ・インタフェースを提供します。また SOPC Builder により、設計者は独自に開発したデザイン・ブロックを標準ペリフェラルと同じように簡単に統合することができます。
カスタム・ペリフェラル
設計者は、作成した独自のペリフェラルを、ユーザー・ロジックへのインタフェース・ウィザードを使用して Nios II プロセッサ・システムに統合することができます。この自動化ツールは、ユーザが最低限の操作を行うだけで Verilog HDL または VHDLのソース・コードをテストし、トップ・レベル・ポートを認識し、これらのポートを適切なプロセッサ・バスに接続します。他のカスタム・ペリフェラルやカスタム・インストラクションに対しても同様で、作業時間の短縮に非常に効果的です。また、システムを最適化するために最良の方法を特定していく、反復設計が容易です。詳細は、SOPC Builderページでご覧ください。
