シンクロナス・ランダム・アクセス・メモリ（SRAM）は、トランジスタ・ベースのメモリ技術で、動作時にリフレッシュ・サイクルを必要としません。SRAM デバイスは同等の DRAM デバイスよりも一般に製造コストが高く、元々は PC のキャッシュ用に開発されました。現在は、高性能が買われて、ネットワーキング・アプリケーションで広く使用されています。
Stratix® デバイスは、4 種類の SRAM デバイス、すなわち DDR（Double Data Rate）、QDR（Quad Data Rate）、QDR II、ZBT（Zero Bus Turnaround）とのインタフェースを、最大 200MHz の速度でサポートしています。
パイプライン式デバイスとフロースルー式デバイス
シンクロナス SRAM デバイスには、パイプライン機能を持つタイプとフロースルー機能を持つタイプがあります。パイプライン式 SRAM デバイスでは、図 1 に示されているように、出力がレジスタに格納されるため、読み出し時にアクセス・レイテンシィが 1 クロック・サイクル増える結果になります。このタイプのデバイスは動作周波数を上げることができるため、高性能システムに適しています。
図 1: パイプライン式シンクロナス SRAM の機能ブロック図 (1)
これに対し、フロースルー式SRAM デバイスでは、図 2 に示されているように、出力はレジスタに格納されません。このタイプの SRAM デバイスは通常は中程度の性能のシステムに使用されますが、出力レイテンシがゼロのため、初期読み出しの高速化が必要なアプリケーションに最適です。
図 2: フロースルー式シンクロナス SRAM の機能ブロック図 (1)
図 1 と 図 2 の注:
（1）出典: Texas Instruments, Inc.
DDR SRAM デバイス
旧式のデバイスであるパイプライン式 SRAM とフロースルー式 SRAM では、システム・クロックの正のエッジですべてのデータ・トランザクションの同期を取ります。新開発された DDR SRAM は、システム・クロックの立ち上がりエッジと立ち下がりエッジの両方でデータ・トランザクションを許可することによって、メモリ総帯域幅を 2 倍にするデバイスです。DDR SRAM デバイスでは、データの読み出しと書き込みがひとつの共通バスから実行されるため、読み出しまたは書き込みの連続実行が必要なアプリケーションに最適です。DDR SRAM デバイスへの入力はすべて、マスタ・クロック・ペアに基づくタイミング要件を満足しなければなりません。第 2 のクロック・ペアが、複数の DDR SRAM のデータ出力を、メモリ・コントローラのひとつの共通クロックに同期させます。DDR SRAM デバイスでは、オプションの第 3 のクロック・ペアをこのデータによってドライブして、メモリ・コントローラでのデータ・キャプチャをスピード・アップすることもできます。
QDR と QDR II SRAM デバイス
QDR と QDR II SRAM デバイスは、各クロック・サイクルで 4 つの独立したデータ・トランザクションを許可することによって、メモリ帯域幅をさらに拡大しています。これを実現可能にするために、独立したデータ・バス 2 つと共通のアドレス・バス 1 つが使用されています。各データ・バスは 2 倍のデータ・レートで動作し、入力データは出力データから分離されているため、読み出しと書き込みの同時実行が可能です。QDR SRAM デバイスが使用するクロッキング方式は、DDR SRAM デバイスのものと似ています。QDR 技術は、Cypress Semiconductor、Micron Technology、 Integrated Device Technology、Samsung、NEC、日立から構成される QDR Co-Development Team によって開発中です。詳細については AN 349: QDR SRAM Controller Reference Design for Stratix & Stratix GX Devices（PDF）と QDR SRAM コントローラ・リファレンス・デザイン をダウンロードしてください。
ZBT SRAM デバイス
ZBT アーキテクチャは、Micron Technology、Integrated Device Technology、Motorola によって開発されたシンクロナス・メモリ技術で、アイドル・バス・ターンアラウンド・サイクルを除去することによって、バスの使用率 100% を達成しています。古いパイプライン式やフロースルー式のバースト SRAM デバイスでは、書き込みから読み出しへ変化する際またはその逆の変化の際の競合を防止するため、選択解除用のクロック・サイクル（アイドル・サイクルまたは NOP サイクルとも呼ばれます）が 1 つか 2 つ余計に必要になり、事実上、個々のトランザクション時間が増加します。図 3a に示されているように、フロースルー式バースト SRAM デバイスとインタフェースする際には、この余計な選択解除サイクルが原因でデータ転送効率が低下します。これに対し、図 3b に示されているように、ZBT SRAM デバイスとインタフェースする際には、100% のバス使用率が達成されます。ZBT SRAM デバイスは、読み出しと書き込みを頻繁に切り換えることが必要なアプリケーションに最適です。
図 3a: フロースルー式バースト SRAM のタイミング波形 (2)
図 3b: ZBT SRAM のタイミング波形 (2)
図 3a と図 3b の注:
（2）出典: Micron Technology, Inc.
アプリケーション
SRAM デバイスは、高性能のネットワーキングと遠隔通信アプリケーション向けに最適化されています。図 4 に、スイッチング・ファンクションに ZBT SRAM デバイスを使用した第 3 世代（3G）無線ネットワークの一例を示します。
図 4: パケット音声／データ・パスの機能ブロック
IP（Intellectual Property）
Stratix デバイスによるメモリ・コントローラ・コアのデザインが容易になるように、アルテラはデザイン例をいくつか提供します。
- ZBT SRAM コントローラ・レファレンス・デザイン - 近日発表
- QDR SRAM コントローラ・レファレンス・デザイン
関連リンク
- Stratix デバイスの外部メモリ・デバイス・インタフェース
- Stratix デバイスでの DRAM サポート
- Stratix デバイスのTriMatrix メモリ
- メモリ・ソリューション・センタ
- 標準 I/O規格 & インターフェース・ソリューション・センタ
- Chapter 3. Using TriMatrix Embedded Memory Blocks in Stratix & Stratix GX Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 203)
- Chapter 12. Transitioning APEX Designs to Stratix Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 206)
- AN 210: Converting Memory from Asynchronous to Synchronous for Stratix Designs
- Chapter 2. QDR SRAM Controller Reference Design for Stratix & Stratix GX Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 211)
- Chapter 8. Implementing Double Data Rate I/O Signaling in Stratix & Stratix GX Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 212)
