Stratix® およびStratix GXデバイスにおけるon-chip termination(チップ内終端)の仕様が変更になりました。変更点は以下の通りです：
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表1: on-chip terminationサポートの変更 (1) |
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終端方法 |
デバイス |
当初のサポート内容 |
現在の状況 |
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直列 |
Stratix |
有 |
無 |
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並列 |
Stratix |
有 |
無 |
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差動 |
Stratix |
有 |
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高速差動 |
Stratix GX |
有 |
有 |
- 詳細は Stratix and Stratix GX Errata Sheet およびハンドブックを御参照下さい。
on-chip terminationを御使用頂いているお客様に対して
現在デザインにおいてon-chip termination を御使用頂いている場合は、アルテラがサポート致します。コンタクト・インフォメーションをお知らせ頂きましたら代理店、あるいは日本アルテラの担当者より御連絡させて頂きます。 または、アルテラのテクニカル・サポートまでお問い合わせ下さい。
直列 on-chip termination
直列on-chip terminationは 当初の仕様であります+/- 10% の範囲に適合しておらず、HSPICEモデルとシリコンの相関も取れておりません。アルテラは外部抵抗による直列終端の実装を推奨致します。
並列 on-chip termination
並列 on-chip terminationは 当初の仕様であります+/- 10% の範囲に適合しておらず、HSPICEモデルとシリコンの相関も取れておりません。アルテラは外部抵抗による並列終端の実装を推奨致します。
差動 on-chip termination
差動 on-chip terminationに関しましてはシリコン性能を反映した上で仕様をアップデートさせて頂きます。HSPICEモデルとシリコンの相関は十分に取れており、I/Oバッファはon-chip terminationを使用した状態で複数チャネル、ジッタ、およびLE(logic element)ノイズをPVT(プロセス、電圧、および温度)の変動を考慮した広範囲に渡るテストがなされています。アルテラはon-chip termination機能を使用した差動終端を、適切なシミュレーションを実施した上で御使用頂くことを推奨致します。
高速差動 on-chip termination (Stratix GX デバイスのみ)
高速差動on-chip terminationに関しましては仕様に適合しており、HSPICEモデルとシリコンの相関は十分に取れております。I/Oバッファはon-chip terminationを使用した状態で複数チャネル、ジッタ、およびLEノイズをPVTの変動を考慮した広範囲に渡るテストがなされています。アルテラはon-chip termination機能を使用したHSSI（high-speed serial interface：高速シリアル・インタフェース）差動終端を、適切なシミュレーションを実施した上で御使用頂くことを推奨致します。
Quartus IIソフトウェアによるサポート
直列および並列on-chip termination機能は Quartus® II 次期バージョンより削除されます。
更新されたドキュメントについて
Stratix® およびStratix GXデバイスのon-chip terminationに関する最新情報については以下を御確認下さい。
- Updated Stratix Errata (更新済み)
- Updated Stratix デバイス・ハンドブック (更新済み)
- on-chip terminationに関する Q & A
- 外部終端デザイン・キット：
- ボード図
- ボード・レイアウト例
- 推奨する外部抵抗素子
関連リンク
- お問い合わせは アルテラのテクニカル・サポートまで
