Stratix デバイスでの DRAM サポート

ダイナミック・ランダム・アクセス・メモリ（DRAM）は、小容量のキャパシタ・セルからなるメモリ・アレイ（リフレシュ・サイクルが必要）をベースにした非同期メモリ技術です。リフレシュ・サイクルを使用することによってメモリ・コントローラのデザインは複雑化しますが、キャパシタ・セルはサイズが小さいため、メモリ・アレイの集積度が高まり、低コストでストレージの容量を増やすことができます。

アルテラの Stratix® デバイスは、3 種類の高速シンクロナス DRAM（SDRAM）デバイス、すなわち、最高クロック速度が 200MHz の SDR（Single Data Rate）SDRAM、DDR（Double Data Rate）SDRAM、および FCRAM（Fast-Cycle RAM）とのインタフェースをサポートしています。

SDRAM デバイス

SDRAM デバイスは、FPM（Fast Page Mode）DRAM や EDO（Extended Data Out）DRAM などの旧世代の DRAM アーキテクチャが抱える性能上の限界を打破するために JEDEC によって規定されたデバイスです。SDRAM デバイスで高速化が可能なのは、FPM や EDO デバイスとは異なり、システム・クロックの正のエッジとメモリ・トランザクションの同期を取るからです。旧世代の FPM や EDO デバイスでは、デバイス固有の伝搬遅延に応じて、メモリ・アクセスは、コントロール信号のアサート後、一定時間経ってから実行されます。

SDRAM デバイスでは、メモリの総帯域幅は次の要因によって拡大します。

システム・クロックの高速化
ロウ・アドレスの 1 回のリード／ライトで複数のコラムにアクセスできるバースト能力
再起動時のレイテンシィ・タイムの短縮のための分割メモリ・アレイのプリチャージ

図 1 に、SDRAM の機能ブロック図を示します。

図 1: SDRAMの機能ブロック図(1)

図 1: SDRAMの機能ブロック図

注:
（1）出典: Texas Instruments, Inc.

DDR SDRAM デバイス

DDR SDRAM は、SDR DRAM デバイスから進化したデバイスであり、クロックの立ち上がりエッジと立ち下がりエッジの両方でのトランザクションを可能にして、データ転送レートを効率よく 2 倍にしています。ストローブ・ベースのデータ・バスが、温度、電圧、負荷の変化に起因するクロック信号とデータ DQ 信号間の変動を補正します。データ・ストローブ DQS 双方向信号が、メモリ・デバイスのライトとメモリ・コントローラのリードの基準信号として働きます。DQ 信号と DQS 信号の通路は、プリント回路基板（PCB）のデザイン時に近接して配置されるため、スキューは最小限に抑えられ、データを正確にラッチすることが可能です。DDR SDRAM デバイスは、SSTL-2 Class II の標準 I/O 規格を使用しています。

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DDR FCRAM デバイス

DDR FCRAM は、高速 SRAM デバイスと DRAM デバイスの中間の性能を実現することを目的としたデバイスです。富士通マイクロエレクトロニクス社によって開発された DDR FCRAM デバイスは、DRAM コア・アーキテクチャをベースにしており、DDR インタフェースを備えています。独自のパイプラインと隠蔽されたプリチャージ動作により、ランダム・サイクル・アクセス時間が大幅に短縮されます。また、メモリ・コア・セグメンテーション手法の採用により、消費電力も低減されています。

アプリケーション

SDRAM は、VoIP（voice over Internet protocol）分野のディジタル・アクセス・カードなど、大容量メモリへの高速アクセスを必要とする低コストのアプリケーションで最も多く使用されています。一例を、図 2 に示します。

図 2: ディジタル・アクセス・カード

図 2: ディジタル・アクセス・カード

IP（Intellectual Property）

アルテラは、完全にカスタマイズ可能な IP メガファンクション・コントローラ・コアを提供しています。