高性能の Stratix デバイスは、図 1 に示されているように、垂直に配置されたロジック・エレメント（LE）、TriMatrix™ メモリ・ブロック、ディジタル信号処理（DSP）ブロック、PLL（Phase-Locked Loop）を I/O エレメント（IOE）で取り囲むアーキテクチャを採用しています。クロック信号とデータ信号が通過する各構造部は、速度を最適化された内部配線接続と低スキューのクロック・ネットワークによって相互接続されます。
図 1: Stratix デバイスのアーキテクチャ
最大限に高められたインタコネクト性能
Stratix デバイスは、DirectDrive™ 技術を使用した MultiTrack™ インタコネクトに基づいています。MultiTrack™ インタコネクトは、コミュニケーション内の別個のデザイン・ブロック間で使用される性能的に最適化された配線で構成されています。DirectDrive 技術は、図2で示されるようにデバイスの中のその位置決めにかかわらずどのファンクションにも同一のルーティング・リソースの確保を確実にする独占的で決定的な配線技術です。デザインの変更や追加を行うと、通常は後からシステムの最適化をやり直すことが必要になりますが、時間のかかるこのプロセスは Direct Drive テクノロジの採用により不要になり、ブロック・ベース・デザインにおけるシステム統合工程は非常に簡単になります。
図 2: Direct Drive テクノロジが性能を維持
これらの新しい建築上の2つの進歩により、設計者がデザイン性能や適合性、機能性に影響を及ぼすことなく、設計者はデザインのさまざまな部分の追加、変更、移動を自由に行うことができます。
多くのニーズに対応するクロック・ネットワーク
MultiTrack インタコネクト構造を補完するのが、デバイス内部でクロックを分配するための最新の低スキュー・クロック・ネットワークであり、デバイスの 1 象限あたり最大 22 のクロック・ドメインにアクセスできるようにしています。各 Stratix デバイスは、デバイス全体からすべての構造にクロックを供給するグローバル・クロック・ネットワークを最大で 16 備えています。図 3 に示されているように、グローバル・クロック・ネットワークは内部ロジック、PLL（Phase-Locked Loop）出力、デバイス入力ピンのいずれかでドライブ可能であり、非同期クリア信号やクロック・イネーブル信号など、デバイス全体で必要なファン・アウトの大きい他の信号に使用することができます。
図 3: Stratix デバイス内部でのクロックの分配
また、内部ロジック、PLL 出力、デバイス入力ピンのいずれかによってドライブ可能な 4 つの領域クロック・ネットワークを、各デバイス象限の内部で使用することができます。これらのクロック・ネットワークでは、スキューが最小限に抑えられた状態で、その象限内のパスが最短になるため、部分的に配置されるファンクションに最適です。
大型デバイスの象限または 1/2 象限の内部には、ファン・アウトの大きい信号に対応した高速領域クロック・ネットワークが用意されています。これらのクロック・ネットワークは、個々の入力ピンによってドライブされますが、ペリフェラル I/O バスの信号によってもドライブ可能です。
このアーキテクチャは1デバイスあたり最大40のユニークなクロック・ネットワークをもたらします。そこでは、最大22回の独立したクロックによってどんなノードもドライブすることが可能です。
