今日の超高速アプリケーションは、発信元からの情報を高速で宛先に伝達する信頼性の高いデータ転送技術を必要としています。 この要求を満たすために、アルテラは Stratix® GX デバイス・ファミリで、業界最高速のStratix FPGA アーキテクチャと高性能 3.1875 Gpbs トランシーバ技術を強固に融合させた製品を発表しました。 完成された Stratix GX デザイン・パッケージ - シリコン、開発プラットフォーム、ユーザ・ガイド、デザイン・ガイドライン、SerialLite プロトコル そしてテクニカル・サポートを含む - は、通信機器からハイエンド民生用電子機器、さらにはマス・ストレージ・システムに至るまでの広範な市場において、システム設計者に 3.1875 Gpbs トランシーバ・アプリケーションへの低リスクな移行手段を提供します。
アルテラによって最初にFPGA市場へ導入された組込みトランシーバ技術の概念を推し進め、Stratix GX デバイスは各チャネルにつき最大 3.1875 Gpbs で動作可能な 20 本の全二重トランシーバ・チャネルを最小の消費電力で搭載します。 Stratix GX デバイスは、新しい高性能 Stratix デバイス・アーキテクチャをベースにしており、TriMatrix™ メモリ、デジタル信号処理（DSP）ブロック、複雑なデータ・パス処理機能を含んだ最新クロック管理回路を提供します。 Stratix GX デバイスは、SerialLite、10 ギガビット・イーサネット XAUI または最大 3.1875 Gps のデータ・レートを必要とする機器など、特定のインタフェース・プロトコルの実装を追及している設計者には最適です。
マルチギガビット・デザインが容易に
マルチギガビット・システム・デザインは単なる機能的なFPGAを越えるものが要求されます。アルテラは、シリコン、ソフトウェア、SerialLite プロトコル・サポート、IP(Intellectual Property)、包括的な設計開発サポート基板、ドキュメンテーション、ボード設計ガイドライン、Stratix GX 相互通信試験および開発キットを含む設計プラットフォームおよびボードを提供します。 このプラットフォームは、設計者がバックプレーンまたはチップ間のアプリケーション用のワーキング・トランシーバ・ベース・システムを作成するために必要とするツールを持っていることを表します。これらのツールを使用して、設計者は設計プロセスの間に発生する可能性のある潜在的な問題を除去し、インプリメンテーション・リスクを最小限にすることができます。
Stratix GX ギガビット・トランシーバ・ブロックおよびDPA
Stratix GX ギガビット・トランシーバ・ブロックは、データをシリアルまたはパラレル変換する 4 つの全二重チャネルを備えたチップ内蔵トランシーバ・ブロックで、クロック・データ・リカバリ（CDR）テクノロジを使用して 3.1875 Gbps の最大データ・レートで高速送信を行います。 各チャネルには、データ・リカバリ／送信、デコーディング／エンコーディング、および操作手順の各種ステージを実現する専用回路があります。プログラマブル・ロジックとの継ぎ目のないインタフェースにより、信頼性の高いデータ転送、最大データ・スループット、および簡略化されたタイミング解析を実現しています。
ギガビット・トランシーバ・ブロックの特長は次のとおりです。
- SerialLite、XAUI、SONET/SDH、ギガビット・イーサネット、ファイバ・チャネル、InfniBand、シリアル RapidIO™、SFI-5、SPI-5 を含む多数のトランシーバ・プロトコルをサポート
- チャネル(175 mW) およびギガビット・トランシーバ・ブロック(450 mW) あたりの消費電力が少なく、デバイス全体で低消費電力を実現
- プログラム可能なプリエンファシス、等化、および差動出力電圧を設定
搬送クロック同期型シリアル信号によるダイナミック位相アライメント
搬送クロック同期型 I/Oチャネルはデバイスを経由して最大 1 Gbps のデータ伝送が可能です。 ユーザは、トランシーバー・ブロックからデバイスに置かれているI/Oチャネルにデータを移動させ、複数のチャネルにまたがっている LVDS、HyperTransport、LVPECL等を実現することが可能です。各チャネルは設計インプリメンテーションを単純化するために内蔵専用SERDES回路を装備しています。
アルテラは、エンジニアが クロック・データ・リカバリ テクノロジを使用しないで高速データ転送システムをデザインするときに直面する諸問題を認識し、Stratix GX デバイスに新しい DPA (ダイナミック・フェーズ・アライメント) 機能を組み込みました。 この機能はプリント基板（PCB）デザインを大幅に簡略化し、搬送クロック同期型手法使用時のスキュー誘発によって生じる信号スキュー等の問題をなくします。DPA 機能は製品の開発初期段階での開発の遅延につながるおそれのあるタイミング問題をなくすので、設計者は複雑なボード・デザインの問題に工数を使用することなく、システムの実装に集中することができます。
Stratix GX の性能と特長
Stratix GX デバイスの汎用プログラマブル・ロジック・セクションの大部分は、新しい 高性能 Stratix アーキテクチャに基づいており、以下の革新的機能が含まれています。
- オン・チップ・ストレージ用の豊富な TriMatrix™ メモリ
- PLL（Phase-Locked Loop）をフルに使用し、システム性能を極限まで高めるオンチップ、および オフチップ・タイミングを管理する堅牢なクロック管理機能と周波数合成機能
- 専用のインタフェース回路によるDRAM および SRAMデバイスへの高速外部メモリアクセス
- Nios II エンベデッド・プロセッサ・ファミリとのエンベデッド・プロセッサ機能
- 差動 on-chip termination
- 集中的な信号処理アプリケーションに適した広帯域幅 DSP ブロック
- システム・アップグレードやバグ・エラー処理を高い信頼性を維持しながら安全に行うリモート・システム・アップグレード機能
大量生産に対応した低リスクのコスト削減手段を必要とするシステム設計者は、Stratix GX デザインから ピン互換のある、マスク・プログラムド HardCopy® Stratix® に容易に移行できます。 HardCopy Stratix GX デバイスは、3.1875 Gpbs 高速 トランシーバ含んだ Stratix GX アーキテクチャの高集積度、高性能アーキテクチャを継承し、Stratix GX FPGAをHardCopy Stratix GXに移行する際には、余分な高速ボード設計の必要がありません。
Stratix GX デバイスは、Quartus II ソフトウェアおよびマルチギガビット・デザインを完成させるのに今日入手可能な主要サード・パーティの合成およびシミュレーション・ツールによってサポートされます。 ボード・レベルのシミュレーション・ツールや Stratix GX デバイスに最適化された IP (Intellectual Property) と併用すれば、従来にない安全かつ低コストな方法により、数時間程で複雑な高速デザインの設計、テスト、最適化を行うことができます。
