Stratix® GX デバイスは、高速 3.125 Gbps トランシーバ・シリアライザ／デシリアライザ (SERDES) 技術と業界最先端の FPGA アーキテクチャを統合します。従来、設計者は厳密に構造化されたライン・サイドのアプリケーションに高速トランシーバを使用してきました。しかし、マルチギガビット・トランシーバ・ブロックが FPGA に組み込まれたため、今や設計者は柔軟性、迅速な「Time-to-Market」、高性能、および最先端ライン機能を必要とする多数の新システムにトランシーバを使用することができます。Stratix GX マルチギガバイト・トランシーバ・ブロックは、標準およびカスタム高速プロトコルの実装を単純化する多数の機能を備えています。
マルチギガビット・トランシーバ・ブロックの特長
- 622 Mbps から 3.125 Gbps の全周波数をサポート
- 1 ブロックあたり 4 本、1 デバイスあたり最大 20 チャネル (5 ブロック) の独立した 3.125 Gbps 全二重チャネル
- 3.1875 Gbps で 10 Gigabit Fibre Channel をサポート
- SERDES、クロック・データ・リカバリ (CDR)、パターン検出器、ワード・アライナ、レート・マッチャ、チャネル・アライナ、8B/10B エンコーダ／デコーダ、およびシンクロナイザ機能を集積
- 低消費電力を実現。4 チャネル・ギガビット・トランシーバ・ブロックあたりわずか 450 mW （マルチギガビット・トランシーバ・ブロック・オーバヘッドを含めて 1 チャネルあたり 150mW）
- ダイナミックにプログラム可能なプリエンファシス、等化、および I/O バッファの差動出力電圧 (VOD) 設定をサポート
- SerialLite プロトコル（軽量のポイント・ツー・ポイント・シリアル・プロトコル）のサポート
- 中程度の性能の信号のための差動内蔵終端
- 10 Gigabit Ethernet (XAUI) 物理媒体接続 (PMA) および物理コーディング・サブレイヤ (PCS) 機能を完全に実装
- 専用トランスミッタ・フェーズ・ロック・ループ (PLL) よび 1 マルチギガビット・トランシーバ・ブロックあたり 4 個のレシーバ PLL を含む柔軟なクロッキング・トポロジをサポート
- 1.5V、0.13μm、全層銅 CMOS プロセス・テクノロジで製造され、1.5V PCML I/O 規格をサポート
- 非動作時に消費電力を低減するための個別トランスミッタおよびレシーバ・パワーダウン機能を内蔵
- エンベデッド疑似ランダム・バイナリ・シーケンス (PRBS) パターン生成および検証を含むビルトイン・セルフ・テスト (BIST) 機能
- 4 つの独立したシステム検証用ループバック・パスを装備
ビルディング・ブロック
図 1 にマルチギガビット・トランシーバ・ブロックのブロック図を示します。設計者は必要に応じて各種ブロックをバイパスすることができます。各ブロックの詳細については、図の後のセクションを参照してください。
図 1. マルチギガビット・トランシーバ・ブロック
差動バッファ
マルチギガビット・トランシーバ・ブロックの差動 I/O バッファは、1.5V PCML I/O 規格をサポートし、システム信号の完全性を改善するさまざまな特長を備えています。例えば、ダイナミックにリコンフィギュレーション可能なプログラマブル・プリエンファシスおよび等化機能は、データ信号を調整して伝送媒体での信号の劣化を補償します。さまざまなプログラム可能な VOD 設定により、ドライブ強度がライン・インピーダンスとトレース長に確実に整合することを保証します。さらに、差動内蔵終端は、中程度の性能の信号に適したレシーバおよびトランスミッタ・バッファ終端を提供します。
プログラム可能な送信プリエンファシス・ブロック
送信プリエンファシス・ブロックは、トランシーバ (SERDES) を 1 Gbps を超える周波数で長いバックプレーンまたはケーブルをドライブできるようにします。このような周波数では、チャネル損失が高く、トランスミッタからの信号の伝送距離が長くなるに従ってアイ開口部が閉じるため、信号の劣化が明らかです。プリエンファシスは、信号の高周波数成分を大きくして伝送ラインからの減衰を補償します。プリエンファシス設定はプログラム可能なので、指定された伝送ラインに最適なレベルを（ソフトウェアで、あるいは内部または外部信号によりダイナミックに）選択して遠端での信号アイ開口部を最大化することができます。
プログラム可能な受信イコライザ・ブロック
受信イコライザ・ブロックは、トランシーバ (SERDES) を 1 Gbps を超える周波数で長いバックプレーンまたはケーブルをドライブできるようにします。このような周波数では、チャネル損失が高く、トランスミッタからの信号の伝送距離が長くなるに従ってアイ開口部が閉じるため、信号の劣化が明らかです。レシーバは、信号がイコライザ・ブロックを通過する際に信号の高周波数成分を大きくして、伝送ラインの高周波数減衰特性を補償します。プログラム可能なイコライザのレベルは、CDR ユニット入力での信号のアイ開口部を最大化するために、指定された伝送ラインに対して（ソフトウェアで、あるいは内部または外部信号によりダイナミックに）最適化することができます。
トランスミッタおよびレシーバ PLL
各マルチギガビット・トランシーバ・ブロックには、1 個の専用トランスミッタ PLL および 4 個の専用レシーバ PLL があり、柔軟なクロッキングを提供するとともに、広範な着信データ・ストリームをサポートします。データ送信および受信の場合、これらの PLL は低速入力基準クロックに基づいて必要なクロック周波数を生成します。各 PLL は、4、8、10、16、または 20 ビットの乗算係数をサポートします。外部基準クロックまたは Stratix GX デバイス内の各種クロック・ソースからこれらの PLL をドライブ可能です。
クロック・リカバリ・ユニット
CDR は着信シリアル・データ・ストリームからクロックを抽出します。この回復したクロックを使用して、シリアル・データ・ストリームをサンプリングし、デシリアライザをクロック駆動します。
シリアライザ／デシリアライザ・ブロック
SERDES ブロックは、着信高速シリアル・データ・ストリームから低速パラレル・インタフェースへの変換およびその逆を行います。SERDES ブロックは、8、10、16、または 20 ビットのパラレル・インタフェース用に構成できます。
パターン検出器ブロック
パターン検出器ブロックは、着信データ・ストリーム内の特殊パターンを識別します。パターン検出器は、8B/10B 用のビルトイン K28 コンマ・キャラクタ検出機能および SONET 用の A1A2 パターン検出機能を備えています。カスタム・モードでは、設計者がカスタム・パターンを作成できます。
ワード・アライナ・ブロック
ワード・アライナ・ブロックは、パターン検出器と共に、正しいバイト境界を自動的に識別して調整します。さらに、ワード・アライナには、FPGA コア・ロジックから手動でバイト・アライメントを制御できるカスタム・モードがあります。
レート・マッチャ・ブロック
シリアル・ベースのデータ転送では、送信中および受信中のデバイスのクロック周波数が一致しないことがよくあります。このミスマッチによって、データは受信デバイスが解釈できる速度よりわずかに速くまたは遅く送信される可能性があります。Stratix GX のレート・マッチャは、送信プロトコルで定義されるとおり、送信データを損なうことなく、データ・ストリームから除去可能な文字を挿入または削除することによって、回復したクロックと PLD ロジック・アレイ・クロックとの周波数の違いを解決します。Stratix GX レート・マッチャは 8B/10B エンコード・データを使用するシステムに対して最適化されています。
チャネル・アライナ
チャネル・アライナは、クワッド・トランシーバを使用する XAUI プロトコルの実装に関連するチャネル間スキューを吸収します。チャネル・アライナは、コア・ロジックへの Ethernet XGMII インタフェースを作成するためにクワッド・チャネルをデスキューします。
8B/10B エンコーダ／デコーダ
8B/10B エンコーダ／デコーダ・ブロックは、8 ビット・パターンから 10 ビット・パターンへの変換およびその逆を行います。遷移密度を上げるためにアルゴリズムによってシリアル・データ・ストリーム内の 0 と 1 のバランスがとられており、レシーバはシリアル・データを容易に復元できます。
シンクロナイザ
シンクロナイザは、パラレル・トランシーバ・インタフェースと FPGA コア・ロジックとの位相差を補償します。
ビルトイン・セルフ・テスト
BIST は、強力な診断機能セットをトランシーバに提供します。この機能セットには、擬似ランダム・バイナリ・シーケンス (PRBS) およびその他に対するパターン・ジェネレータおよびチェッカが含まれています。BIST は、システム診断に使用することのできる 4 個のループバック・コンフィギュレーションも特長としています。
アプリケーションとプロトコル
設計者は Stratix GX マルチギガビット・トランシーバ・ブロックを多様なアプリケーションに使用できます。マルチギガビット・トランシーバ・ブロックは、さまざまな業界標準プロトコルで動作し、独自のカスタム実装をサポートします。Stratix GX のアプリケーションおよびマルチギガビット・トランシーバ・ブロックがサポートするプロトコルの詳細については、以下のページを参照してください。
- Stratix GX アプリケーション
- Stratix GX トランシーバ・プロトコル
- Stratix GX デバイスの SerialLite プロトコル
Stratix GX デバイスがサポートするその他のプロトコルに関する詳細については、以下のページを参照してください。
- Stratix GX ソース同期プロトコル
- Stratix GX SPI-4.2（ソース同期プロトコルも）
- StratixGX デバイスの SerialLite プロトコル
