SPI-4.2 プロトコルは、SONET/SDH（STS-192/STM-64）での非同期通信モード（ATM）およびパケット転送、10 Gigabit Ethernet、マルチ・チャネル Gigabit Ethernetなど、マルチ・ギガビット・アプリケーションにおける物理層（PHY）とリンク層デバイス間のパケットおよびセル転送用標準インタフェースとして、各種業界から幅広い支持を集めています。
SPI-4.2 は、当初は SATURN 開発グループにより POS-PHY Level 4 として定義され、後に Optical Interworking Forum（OIF）で採用されたもので、622 Mpbs 以上の差動データ・レートを扱うソース同期インタフェースを規定しています。 SPI-4.2 を実装するデバイスは、通常は 700～ 800 Mpbs 、場合によっては最大 1 Gbps の転送レートで規定されています。 このような高いデータ・レートでは、クロックとデータ信号間のスキューを管理するのが一層困難になります。 また、図 1 に示すように、PCB コネクタ間のリンク・レイヤ・デバイスへのミッドプレーン・インタコネクト用に特定用途向け PHY カードをデザインした場合、タイミング・マージンが減少し、チャネル・スキューの管理がより難しくなることはよく知られています。
図1: 代表的なアプリケーションと性能要件
SPI-4.2 プロトコルは、レシーバが +/- 1 ビットの範囲でスキューを修正するのに使用可能なトレーニング・シーケンスを規定しています。 この機能は一般にダイナミック・フェーズ・アライメント（DPA）と呼ばれます。 Stratix® GX デバイスは、1 Gbps という高いデータ転送レートをサポートするエンベデッド DPA 回路を搭載した最初の FPGA です。 SPI-4.2 に準拠する POS-PHY Level 4 MegaCore®がこの回路を搭載し、幅広いコンフィギュレーション・オプションを提供しており、設計者は各システムの個々の要件に合わせてコアをカスタマイズすることができます。
相互接続性のテスト
サードパーティ・デバイスへの複雑で高速なインタフェースが要求されるため、相互接続性を保証するためにハードウェア上でのテストが不可欠です。 アルテラは他の半導体ベンダーと緊密に協力してテストを実施しているため、アルテラのお客様には当社のデバイスの十分な相互接続性が保証されています。
