Stratix GX デバイスの DSP ブロック

FPGAは、高性能 DSP アプリケーションを実現するための強力なツールになりつつあります。多数の並列乗算器をサポート可能なプログラマブル・ロジック・デバイスは、競合デバイスを凌ぐ最高の性能を提供します。Stratix® GX デバイスに使用されている DSP ブロックは、高性能エンベデッドDSPユニットであり以下のアプリケーション用に最適化されています。

• RAKE レシーバ
• VoIP（voice over IP）ゲートウェイ
• OFDM（orthogonal frequency division multiplexing）トランシーバ
• 画像処理アプリケーション
• マルチメディア・エンターテインメント・システム（図 1 参照）

DSPブロックは、DSPアプリケーション上での性能の障害を減らし、予測可能で信頼性の高い性能を提供することによってリソースの節約を可能にします。アルテラ の Stratix GX デバイスは、膨大な計算を必要とするアプリケーションに不可欠な高いデータ・スループットの達成のために、DSP ブロックを採用しています。実際、Stratix デバイスの DSP ブロックは、300MHz で動作可能であり、DSP ブロックあたり最大 2.4 GMACs（giga multiply accumulate operations per second）のデータ・スループットを実現しています。さらに、最大容量の Stratix デバイス、EP1SGX40 は 、DSP ブロックを 14 個搭載しており、スループットの合計は最大 33.6 GMACs に達し、 これは現在トップ・クラスのデジタル信号プロセッサのデータ・スループットの 7 倍以上といえます。

図 1. さまざまなアプリケーションに適した Stratix GX の DSP ブロック

DSP ブロックのアーキテクチャ

Stratix GX の DSP ブロックは、ハードウェアの乗算器、加算器／減算器／アキュムレータ・ユニット、およびパイプライン・レジスタから構成されています。Stratix GX の DSP ブロックは、図 2 に示されているように、専用回路により最高の性能を実現しています。この専用回路には、最適化されたエンベデッド乗算器が使用され、これが DSP ブロックの性能を最大限に高めています。

図 2. DSP ブロック

各 DSP ブロックは、1ブロックあたり 300 MSPS（mega-samples per second）の性能を発揮するように最適化されており、高精度なDSP機能を効率的に実行することが可能です。たとえば、スループットが 180 タップ 5MSPS FIR フィルタ （図 3 参照） であれば、内部加算アキュミレート回路を使用して、DSP ブロック 1 個だけで実現することができます（図 4 参照）。さらに、これらの DSP ブロックは、メモリ消費量の多い DSP アプリケーションに対応した Stratix デバイスの特殊なメモリ構造とインタフェースするよう最適化されています。

図 3. 180 タップ FIR フィルタ

図 4. 1 DSP ブロックによる実現

加算器／減算器／アキュムレータ・ユニットは、動作モードに基づいて、加算器、減算器、アキュムレータのいずれかとして構成することができます。このユニットは、加算器機能と減算器機能の自動切り換えが可能で、必要に応じて 9 ビット、18 ビット、または36 ビットの加算器として動作します。アキュムレータ・モードでは、52 ビットのアキュムレータとして働きます。

関連リンク

• Chapter 6. Using the DSP Blocks in Stratix & Stratix GX Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 214)
• Chapter 7. Implementing High-Performance DSP Functions in Stratix & Stratix GX Devices, in Volume 2 of the New Stratix Handbook (Replaces AN 215)
• DSP ソリューション・センター
• シグナル・プロセッシング（信号処理） IP コア
• DSP Builder
• 設計例