図 1. Stratix GX アーキテクチャ
3.125 Gbps トランシーバ・テクノロジ
高性能プログラマブル Stratix GX アーキテクチャは、それぞれ最大 3.125 Gpbs のシリアル・ビット・レートで動作可能な 20 本の独立した全二重チャネルを搭載しています。ギガビット・トランシーバ・ブロックは、10 ギガビット・イーサネット XAUI、ギガビット・イーサネット、InfiniBand、SONET/SDH などのエンコードされたクロック・データ・リカバリ（CDR）をベースにするインタフェースに対して最適化されており、急速に普及が進む高速で大量データを扱うアプリケーションをサポートします。
各ギガビット・トランシーバ・ブロックには、データの処理と操作のために、トランシーバ・ブロックからデバイスの残りの部分への円滑でシームレスなデータ転送を保証する回路があります。この回路は、パフォーマンスを低下させデータの帯域幅を狭める可能性があるデータのボトルネックを防止します。ロジック・アレイおよびギガビット・トランシーバ・ブロックは、データを 8 ビット、10 ビット、16 ビットまたは 20 ビット・バスとして交換することができます。
ギガビット・トランシーバ・ブロックは、高速シリアル入力ストリームをロジック・アレイ内での処理に適した幅と周波数に変換する SERDES（シリアル／パラレル変換）およびマルチプレキシング／デマルチプレキシング回路を備えています。さらに、各ギガビット・トランシーバ・ブロックには、着信した基準クロックを逓倍または分周して発信／着信データをシリアル／パラレル変換するフェーズ・ロック・ループ（PLL）もあります。 この PLL はギガビット・トランシーバ・ブロック内の機能ブロック用にクロック信号を提供します。 このアーキテクチャは、ギガビット・トランシーバ・ブロック内でロジック・アレイと外部基準クロック間の位相と周波数の小さな差異を解決することができます。
インタコネクト性能の向上
Stratix GX デバイスは Stratix デバイスと同様、DirectDrive™テクノロジによる MultiTrack™インタコネクトを備えています。MultiTrack インタコネクトは、デザイン・ブロック内およびデザイン・ブロック間の通信に使用される、長さが異なる最適性能の連続配線ラインによって構成されます。DirectDrive テクノロジは、任意のファンクションに対して、デバイス内の配置とは無関係に同じ配線リソース使用量を保証する確定した配線テクノロジです。このテクノロジは、一般にデザインの変更や追加が発生して手間のかかる場合が多いシステムの最適化プロセスをなくすことによって、ブロック・ベース・デザインの集積化ステージを簡略化します。
これら 2 つのアーキテクチャ上の利点により、設計者はデザイン性能に悪影響を及ぼすことなく、デザインの様々な部分を自由に追加、変更、および移動することができます。
多様なニーズに応えるクロック・ネットワーク
MultiTrack インタコネクト構造は、デバイス内でのクロック分配用の最新のスキュー・クロック・ネットワークによって補完され、1 領域あたり最大 22 のクロック・ドメインへのアクセスを提供します。各 Stratix GX デバイスは、汎用ロジック・アレイ全体にまたがる最大 16 のグローバル・クロック・ネットワークを搭載し、アーキテクチャ上のすべての構造にクロックを供給します。内部ロジック、PLL 出力、またはデバイス入力ピンからグローバル・クロックをドライブできます。さらに、図 2 に示すように、非同期クリアやクロック・イネーブルなどのファンアウトの大きい他のデバイス全域信号にグローバル・クロックを使用することができます。
図 2. Stratix GX のグローバル・クロック分配
内部ロジック、PLL 出力、またはデバイス入力ピンからデバイスの 4 つの領域クロック・ネットワークをドライブ可能です。これらのクロック・ネットワークは、領域内でスキューが最小の最短パスを提供し、ローカライズされた機能に最適なものになっています。
Stratic GX デバイスはより大規模なデバイスの 1 領域または 1/2 領域内の高ファンアウト信号のための高速領域クロック・ネットワークを備えています。ペリフェラル I/O バスからの独立した入力ピンまたは信号でこれらのクロック・ネットワークをドライブします。
各デバイスには最大 40 の固有のクロック・ネットワークがあり、どのノードも最大 22 の独立したクロックでドライブ可能です。
Stratix GX ギガビット・トランシーバ・ブロックは、上記のクロック・ネットワークに加えて、デバイス・ロジック・アレイのクロッキング・リソースに直結される独立したクロック分配リソースを備えています。このアーキテクチャは、基準クロックの生成、クロック・ドメインの変換、およびマルチ・チャネル機能に対して最大限の柔軟性を保証します。ギガビット・トランシーバ・ブロックのクロック分配リソースの詳細については、Stratix GX Programmable Logic Device Family Data Sheet を参照してください。
