Stratix V FPGA：すべてはバンド幅のために

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アルテラの28nm Stratix® V FPGA は、業界で最高のバンド幅、最高レベルのシステム・インテグレーション、究極の柔軟性を実現すると同時に、ハイエンド・アプリケーション向けにコスト削減と最少のトータル消費電力を実現します。

Stratix V FPGA の利点

低消費電力トランシーバで画期的なバンド幅を実現

前世代デバイスと比較してトランシーバ消費電力が最大50%低減された、統合 28 Gbps および 14.1 Gbps トランシーバ
800 MHzで動作する、最大7 個の 72 ビット DDR3 メモリ・インタフェース
2.5 TMAC のDSP性能
PCI Express® Gen3/2/1 ハード IP (Intellectual Property) のサポート
高性能 I/O インタフェースを補完する高性能コア・アーキテクチャ
クリティカル・データパスを強化してシステムのボトルネックを取り除く、コアおよびトランシーバ内の Embedded HardCopy® Block および統合ハード IP

シングル・チップで高度なインテグレーションを実現し、コストを削減

最大 14.3M ASIC ゲートあるいは最大 1.19M ロジック・エレメント相当のロジックを提供する Embedded HardCopy Block により、コストおよび消費電力を犠牲にすることなく、集積度を倍増させることが可能。これらのブロックは、PCI Express Gen3/2/1 のようなインタフェース・プロトコルおよび 40G/100G/400G のような特定アプリケーション向けファンクションなどの、標準的ファンクションまたはロジック比率の高いファンクションをハードウェア化します
ボード面積、システム・コストおよび消費電力を最小限に抑え、FPGA を小型化できる、パーシャル・リコンフィギュレーション
クロックの柔軟性を高め、ボード上の電圧制御水晶オシレータ（VCXO）の置き換えも可能な fPLL (Fractional Phase-Locked Loop）
外部 PHY が不要で、光モジュールに直接接続することが可能な、トランシーバの統合 EDC （electronic dispersion compensation）機能

デザインにおける究極の柔軟性

コアの機能をオンザフライに変更することができる、微細で使いやすいパーシャル・リコンフィギュレーション
複数のプロトコル、データ・レートおよびフィジカル・メディア・アタッチメント（PMA）設定を簡単にサポートできる、ダイナミック・リコンフィギュレーションが可能なトランシーバ
アプリケーション内の既存の PCI Express リンクを使用することで、設計の複雑さを軽減できるプロトコルを経由した (CvP) コンフィギュレーション手法

システム消費電力の低減

コア性能を犠牲にすることなく消費電力を低減できるプログラマブル・パワー・テクノロジ
TSMC の 28nm High-K メタル・ゲート高性能プロセスを採用し、独自に低消費電力化
0.85V コア電圧
パーシャル・リコンフィギュレーション
Embedded HardCopy Block を含む、コアおよびトランシーバにおけるハードIP

大量生産製品では、まず Stratix V FPGA でプロトタイピングを行い、設計したデザインをそのまま低リスク、低コストの HardCopy® V ASIC に移行させることが可能です。また、消費電力も 50% 低減されます。

タイプ	説明
表 1. Stratix V ファミリ・タイプの概要
Stratix V GT FPGA	40G/100G/400G アプリケーションなど、超広帯域幅および超高性能を必要とする 28 Gbps トランシーバを使用するアプリケーション向けに最適化されています。
Stratix V GX FPGA	バックプレーンおよびチップ間とチップ・モジュール間を最大 14.1 Gbps でサポートするトランシーバ内蔵。高性能、広帯域幅アプリケーションに最適化。
Stratix V GS FPGA	バックプレーンおよびチップ間とチップ・モジュール間を最大 14.1 Gbps でサポートするトランシーバ内蔵。多数の可変精度デジタル信号処理（DSP）を必要とする高性能アプリケーションに最適化。
Stratix V E FPGA	最高性能のロジック・ファブリックを　952K ロジック・エレメント以上集積し、ASIC のプロトタイピング用に最適化。

図 1. Stratix V のアーキテクチャと特長

Figure 1. Stratix V Architecture and Features

特長	Stratix V E	Stratix V GS	Stratix V GX	Stratix V GT
表 2. Stratix V デバイス・タイプの比較
高性能アダプティブ・ロジック・モジュール (ALM)	359,200	262,400	359,200	234,720
高精度 DSP ブロック (18x18)	704	3,926	798	512
M20K メモリ・ブロック	2,640	2,567	2,660	2,560
外部メモリ・インタフェース
パーシャル・リコンフィギュレーション
fPLL
デザイン・セキュリティ
SEU の緩和
PCIe Gen3/2/1 ハード IP ブロック	-	2（最大）	4（最大）	1
Embedded HardCopy Block およびハード IP	-
トランシーバ (1)	-	14.1 Gbps / 48	14.1 Gbps / 66	28G / 4 12.5 Gbps / 32

注:

データ・レート／トランシーバ・チャネル数

Stratix V FPGA　アプリケーション

Stratix V FPGAは、様々な業界のアプリケーションが抱えるデザイン課題を解決します。特定のアプリケーションの詳細は、以下のセクションを展開してご覧ください。

100ギガビットOTN （オプティカル・トランスポート・ネットワーク）向け多重化トランスポンダ

100ギガビットOTN 向け多重化トランスポンダ

操作性に優れたパーシャル・リコンフィギュレーションと 600 Mbps から 14.1 Gbps までの連続したデータ帯域を持つシリアル・トランシーバによる、マルチ・スタンダード・クライアント・インタフェースの実現
最大44個の独立した送信クロック・ドメインを持つ柔軟性に優れたクロッキング機能
オプティカル・モジュール（SFP+、SFP、QSFP、CFP）のダイレクト・ドライブを実現する、トランシーバに統合された電子離散補償（EDC）機能
次世代のオプティカル・インタフェース向け 28 Gbps トランシーバ
外部の電圧制御水晶発振器　（VCXO: Voltage-Controlled Crystal Oscillator）　を置き換える先進的なfPLL

詳細は Enabling 100-Gbit OTN Muxponder Solutions on 28-nm FPGAs (英語版・PDF) ホワイトペーパーをご覧ください。

100ギガビット・イーサネット（GbE）ライン・カード

最高集積度とハードMLD/PCSブロックを利用した高度なシステム統合による、40GbE、100GbE、Interlakenインタフェースの実現
最大1,600Mbpsの外部メモリ・インタフェースを備える高いバンド幅のデータ・バッファリング
パケット処理およびトラフィック管理機能の効率的な実装
消費電力とコストの要件を満たしながら、より高いシステム性能を実現

詳細は Addressing 100-GbE Line-Card Design Challenges on 28-nm FPGAs (英語版・PDF) ホワイトペーパーをご覧ください。

クロスバーおよびバックプレーン・スイッチ・ファブリック

600 Mbps から 14.1 Gbps までの連続データ・レートで動作する 66 個の独立したトランシーバによる最高のバンド幅の実現
先進的な内蔵シグナル・コンディショニング回路による、10GBASE-KR バックプレーンのダイレクト・ドライブの実現
パーシャル・リコンフィギュレーションおよびダイナミック・リコンフィギュレーションによる多様なラインカード・インタフェースのサポート
最高集積度による、スケジューリング・ファンクションの実装の最適化

詳細は Integrating 100-GbE Switching Solutions on 28-nm FPGAs (英語版・PDF) ホワイトペーパーをご覧ください。

軍用レーダー・アプリケーション

最大 1.25 TFLOPS の浮動小数点乗算
最大 2.5 TMAC の信号処理バンド幅
SEU （Single Event Upset）の自動検出および自動訂正
強化された高度暗号化規格 (Advanced Encryption Standard、略称：AES）アルゴリズムと256ビット揮発性/不揮発性キーによるデザイン・セキュリティ
DSP Builder Advanced Blocksetとインクリメンタル・コンパイル機能など、Quartus® II 開発ソフトウェアによる生産性向上

詳細は Radar and Sensors （英語）のページをご覧ください。

RFカードとチャネル・カード

1チャンネル当たりスループットの向上とデータ・チャネル数の削減による、ボード面積、消費電力、コストの削減
より高度な集積化による、システム遅延の低減、システム性能の改善、および信頼性の向上
DSP/ロジック比率およびメモリ/ロジック比率を生かしたデザインの差別化
競合製品に比べて高いMIMOおよび高いバンド幅

スタジオ・ビデオ・サーバー

最高水準のシリアル・デジタル・インタフェース（SDI）ソリューション
操作性に優れたパーシャル・リコンフィギュレーションによる、複数の CODEC のサポート
ネイティブで10ビットをサポートする優れたメモリ・デザイン
高い乗算器/ロジック比率およびメモリ/ロジック比率による効率的なビデオ処理
CODEC および 1080p ビデオ・フレームワーク IP コアによる完全なソリューション

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