Stratix® IV FPGA の I/O ピンは、システム・レベルの性能および多様なデバイスとの通信に必要な柔軟性を備えています。IP（Intellectual Property）コア、および TimeQuest タイミング・アナライザ、同時スイッチング・ノイズ（SSN）見積りツール、ピン・プランナ機能などのソフトウェア・ツールは、使いやすさと迅速な統合を実現します。
| 表 1. Stratix IV FPGA の I/O 接続の概要 | |
| 特長 | 説明 |
|---|---|
| すべての I/O バンクで LVDS をサポート |
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| すべての I/O バンクで DDR をサポート |
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| 独立したバンク |
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差動信号方式
Stratix IV FPGA I/O は、サイド I/O バンクで高性能 DC 結合 LVDS 送信および受信チャネルをサポートし、さらにトップおよびボトム・バンクで低速 LVDS をサポートします。高速のサイド I/O LVDS ペアごとにハード・ダイナミック・フェーズ・アラインメント（DPA）ブロックがあり、図 1 に示すように、クロック-チャネル間およびチャネル間のスキューを除去します。Stratix IV FPGA の高速 LVDS I/O ピンは、SPI-4.2、SFI-4、SGMII、Utopia IV、10 GbE XSBI、RapidIO®、SerialLite などのインタフェース規格をサポートします。
Stratix IV FPGA 高速 LVDS 機能は、以下をサポートします。
- シリアライザ/デシリアライザ（SERDES）およびソフト CDR 用クロック・フォワード機能を備えたハード DPA
- プログラマブルなプリエンファシスおよび差動出力電圧（VOD）
- 差動 On-Chip Termination（OCT: チップ内終端）
差動信号方式に関する詳細は、Stratix IV デバイス・ハンドブックの High-Speed Differential I/O Interfaces with DPA in Stratix IV Devices (PDF) の章を参照してください。
シングル・エンド I/O サポート
Stratix IV FPGA のシングル・エンド I/O 機能は、以下をサポートしています。
- プログラマブルなスルー・レートとドライブ能力
- ダイナミック・トレース補正（入力および出力信号におけるボード・トレースのミスマッチを補償に対する可変遅延チェン）
- シリアル、パラレル、およびダイナミック On-Chip Termination（OCT）
OCT について詳しくは、Stratix IV デバイスの Termination ソリューションを参照してください。
Stratix IV FPGA の I/O ピンは、LVTTL、LVCMOS、SSTL、HSTL、PCI、PCI-X などのシングル・エンド I/O 規格をサポートしています（表 2 を参照）。
| 表 2. Stratix IV FPGA の差動およびシングル・エンド I/O サポート | |||
| I/O 規格 | 性能ターゲット(1) | 代表的な用途 | 注記 |
|---|---|---|---|
| 差動 I/O | |||
| LVDS | 1.6 Gbps | チップ間 | OCT |
| 差動 HSTL | 400 MHz | メモリ | OCT |
| 差動 SSTL | 400 MHz | メモリ | OCT |
| LVPECL | 350 MHz | 汎用 | クロック入力専用 |
| シングル・エンド I/O | |||
| 3.0-V/2.5-V/1.8-V LVTTL | 167 MHz | 汎用 | インピーダンスのマッチング |
| 3.0-V/2.5-V/1.8-V/1.5-V/1.2-V LVCMOS | 167 MHz | 汎用 | インピーダンスのマッチング |
| SSTL-2 Class I、II | 250 MHz | メモリ | シリアルおよびパラレル OCT |
| SSTL-15 Class I、II | 533 MHz | メモリ | シリアルおよびパラレル OCT |
| SSTL-18 Class I、II | 400 MHz | メモリ | シリアルおよびパラレル OCT |
| 1.8-V/1.5V/1.2-V HSTL I、II | 400 MHz | メモリ | シリアルおよびパラレル OCT |
| 3.0-V PCI | 66 MHz | PC、エンベデッド | インピーダンスのマッチング |
| 3.0-V PCI-X 1.0 | 133 MHz | PC、エンベデッド | インピーダンスのマッチング |
- 特性評価中
I/O 規格について詳しくは、Stratix IV デバイス・ハンドブックのI/O インタフェース（PDF）の章を参照してください。
高速外部メモリ・インタフェース
Stratix IV FPGA の I/O ピンは、DDR、DDR2、DDR3、QDRII、QDRII+、RLDRAMII などの最大周波数400 MHz で動作する既存および新たな外部メモリ規格をサポートします（表 3 参照）。セルフ・キャリブレート・データ・パスは新しい I/O 構造を活用することで、プロセス、電圧、および温度の変動に対して常に最も信頼性の高い動作を提供するようにダイナミックに自己補正を行います。
Stratix IV FPGA 外部メモリ・インタフェース機能は、以下をサポートします。
- SDR および HDR（ハーフ・データ・レート）は、SDR の半分の周波数および 2倍のデータ幅入力および出力オプション
- アラインメントおよび同期機能を備えた HDR ブロック
- デスキュー、リード/ライト・レベリング、およびクロック・ドメイン・クロス機能
| 表 3. Stratix IV FPGA の外部メモリ・インタフェース性能 (1) | |||
| メモリ規格 | I/O 規格 | 最大クロック・スピード | 最大データ・レート |
|---|---|---|---|
| DDR SDRAM | SSTL-2 | 200 | 400 Mbps |
| DDR2 SDRAM | SSTL-1.8 | 400 | 800 Mbps |
| DDR3 | SSTL-1.5 | 533 | 1067 Mbps |
| QDRII | 1.8v / 1.5v HSTL | 350 | 1400 Mbps |
| QDRII + | 1.8v / 1.5v HSTL | 350 | 1400 Mbps |
| RLDRAMII | 1.8v HSTL | 400 | 800 Mbps |
- 特性評価待ち
Stratix IV FPGA の外部メモリ・インタフェースについて詳しくは、アルテラの外部メモリ・ソリューション・センターおよび Stratix IV デバイス・ハンドブックの External Memory Interfaces in Stratix IV Devices (PDF)の章を参照してください。
シグナル・インテグリティ
Stratix IV FPGA の I/O バンクは、多数のチップおよびパッケージ・レベルの強化により、クラス最高のシグナル・インテグリティ、低い同時スイッチング・ノイズ（SSN)、および優れたアイの性能を実現します。
Stratix IV FPGA のシグナル・インテグリティ I/O 機能は、以下をサポートします。
- 8:1:1 のユーザー I/O対消費電力／グランドの比
- 最適化された信号リターン・パス
- スタッガード出力遅延コントロール
- 最適化されたオン･ダイおよびオン・パッケージ・デカップリング
