Stratix® III FPGA の I/O はシステム・レベルの性能および多様なデバイスとの通信に必要な柔軟性を備えています。IP（Intellectual property）コアおよび TimeQuest、SSN （同時スイッチング・ノイズ）Estimator、ピン・プランナ機能などのソフトウェア・ツールにより、使いやすさと迅速な統合を実現します。
| 図 1. Stratix III デバイスの I/O 接続 | |
| 特長 | 詳細 |
|---|---|
| すべての I/O バンクで LVDS をサポート |
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| すべての I/O バンクで DDR をサポート |
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| 独立バンク |
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Stratix III の差動信号
Stratix III FPGA の I/O は、サイド I/O バンクで高性能 DC 結合 LVDS 送信および受信チャネルをサポートし、トップおよびボトム・バンクでさらに低速 LVDS をサポートします。図 1 に示すように、すべての高速サイド I/O LVDS ペアはハード DPA（ダイナミック・フェーズ・アライメント）ブロックを備えており、 クロック-チャネル間スキューおよびチャネル間スキューを排除します。Stratix III デバイスの高速 LVDS I/O は、SPI-4.2、SFI-4、SGMII、Utopia IV、10 GbE XSBI、RapidIO® および SerialLite などのインタフェース規格をサポートします。
| 図 2. Stratix III FPGA の差動信号 I/O 機能 | |
| 特長 | 詳細 |
|---|---|
| 高速 LVDS |
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図 1. Stratix III FPGA のクロック・フォワード機能を備えたハード DPA および SERDES ブロック
差動信号に関する詳細は、Stratix III デバイス・ハンドブックの Stratix III デバイスの高速差動 I/O インタフェースおよび DPA (PDF) をご覧ください。
Stratix III のシングル・エンド I/O サポート
Stratix III FPGA の I/O は、LVTTL、LVCMOS、SSTL、HSTL、PCI、PCI-X などのシングル・エンド標準 I/O 規格をサポートしています。
| 図 3. Stratix III FPGA のシングル･エンド I/O | |
| 特長 | 詳細 |
|---|---|
| シングル･エンド I/O |
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OCT についての詳細は Stratix III のオンチップ・ターミネーションを参照してください。
| 図 4. Stratix III FPGA の差動およびシングル･エンド I/O サポート | |||
| 標準 I/O 規格 | 性能ターゲット (1) | 代表的な用途 | コメント |
|---|---|---|---|
| 差動l I/O | |||
| LVDS | 1.25 Gbps | チップ間 | OCT |
| 差動 HSTL | 400 MHz | メモリ | OCT |
| 差動 SSTL | 400 MHz | メモリ | OCT |
| LVPECL | 350 MHz | 汎用 | クロック入力専用 |
| シングル・エンド I/O | |||
| 3.0-V/2.5-V/1.8-V LVTTL | 167 MHz | 汎用 | インピーダンスのマッチング |
| 3.0-V/2.5-V/1.8-V/1.5-V/1.2-V LVCMOS | 167 MHz | 汎用 | インピーダンスのマッチング |
| SSTL-2 Class I & II | 250 MHz | メモリ | シリアルおよびパラレル OCT |
| SSTL-15 Class I & II | 533 MHz | メモリ | シリアルおよびパラレル OCT |
| SSTL-18 Class I & II | 400 MHz | メモリ | シリアルおよびパラレル OCT |
| 1.8-V/1.5V/1.2-V HSTL I & II | 400 MHz | メモリ | シリアルおよびパラレル OCT |
| 3.0-V PCI | 66 MHz | PC、エンベデッド | インピーダンスのマッチング |
| 3.0-V PCI-X 1.0 | 133 MHz | PC、エンベデッド | インピーダンスのマッチング |
注 :
- 特性評価中
標準 I/O 規格に関する詳細は、Stratix III デバイス・ハンドブックの I/O Interfaces (PDF) をご覧ください。
Stratix III の高速外部メモリ・インタフェースのサポート
Stratix III FPGA の I/O は、DDR、DDR2、DDR3、QDRII、QDRII+、RLDRAM II などの最大周波数 400 MHz で動作する既存および新たな外部メモリ規格をサポートします。自己キャリブレーション・データ・パスは、新しい I/O 構造を活用することで、さまざまなプロセス、電圧、および温度に対して最も信頼性の高い動作を常時提供するように自身をダイナミックに調整します。
| 図 5. Stratix III FPGA 外部メモリ インタフェース I/O 機能 | |
| 特長 | 詳細 |
|---|---|
| 外部メモリのサポート |
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| 図 6. Stratix III FPGA 外部メモリ･インタフェースの性能 (1) | |||
| メモリ規格 | 標準 I/O 規格 | 最大クロック速度 | 最大データ･レート |
|---|---|---|---|
| DDR SDRAM | SSTL-2 | 200 | 400 Mbps |
| DDR2 SDRAM | SSTL-1.8 | 400 | 800 Mbps |
| DDR3 | SSTL-1.5 | 533 | 1067 Mbps |
| QDRII | 1.8v / 1.5v HSTL | 350 | 1400 Mbps |
| QDRII + | 1.8v / 1.5v HSTL | 350 | 1400 Mbps |
| RLDRAMII | 1.8v HSTL | 400 | 800 Mbps |
- 特性評価中
Stratix III FPGA の外部メモリ･インタフェースに関する詳細は、メモリ･ソリューション・センタ、もしくは Stratix III デバイス・ハンドブックの Stratix III デバイスの外部メモリ・インタフェース (PDF) をご覧ください。
Stratix III のシグナル・インテグリティ
以下に、Stratix III デバイスの I/O バンクでクラス最高のシグナル・インテグリティ、同時スイッチング・ノイズ（SSN）の低減、およびアイの性能向上を実現する多数のチップおよびパッケージ・レベルの強化機能を示します。
| 図 7. Stratix III FPGA のシグナル･インテグリティ I/O 機能 | |
| 特長 | 詳細 |
|---|---|
| シグナル・インテグリティ |
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