Stratix II デバイス・ファミリに関するQ&A

アルテラ Stratix® II デバイスに関するFAQ（最もよく尋ねられる質問）を以下に記載します。

一般的な質問

Stratix II デバイス・ファミリとは何ですか?

アルテラのStratix II デバイス・ファミリは、アルテラが提供する最新の高集積FPGAファミリです。革新的なロジック構造から構成される全く新しい独自のアーキテクチャを採用したStratix IIデバイスにより、デザイナは従来より狭小なスペースにより多くの機能を搭載し、開発コストを低減することができます。90nmプロセス技術の導入により、第1世代のStratixデバイスに比べ、平均50%のロジック性能向上、2倍以上のロジック容量、および通常40%低いコストを実現しました。デザイナはより広範なアプリケーションでプログラマブル技術の利点を生かすことが可能になりました。

この革新的な新アーキテクチャの主要技術は何ですか?

Stratix II アーキテクチャにおける根本的な革新は、アダプティブ・ロジック・モジュール（ALM）です。ALMは、Stratix II アーキテクチャにおけるロジックの基本的な構成要素で、ロジックの効率的な利用と高性能をもたらす先進機能を提供します。各ALMには、2個のアダプティブ･ルックアップ・テーブル（ALUT）が含まれています。組み合わせロジック・ブロックには最大8つの入力端子があるため、ALM1個につき、それぞれ幅の異なる独立したファンクションを2個まで実現できます。また、1個のALMで、最大6つの入力端子を持つあらゆるファンクションまたは、7つの入力端子を持ついくつかのファンクションを実現できます。2個のALUTに加え、各ALMには2つのプログラマブル・レジスタ、2つの専用全加算器、2つのキャリー・チェーン、1つの加算器ツリー・チェーン、および1つのレジスタ・チェーンが含まれており、デバイスのロジック容量を効率的に使用します。Stratix IIデバイスは、Stratix FPGAの2倍以上のロジック数を持ち、18万個のロジック・エレメント（LE）に相当します。

ALMの利点は何ですか?

Stratix II ファミリのALMベースの革新的なロジック構造は、従来より小さい物理面積で、より多くのロジック容量を確保し、高性能化を実現します。ALMは、隣接するルックアップ・テーブルのロジックと入力端子を共有できるようにすることで、1つのファンクションに必要なロジック・リソース、および一定のクリティカル・パスに必要なロジック・レベル数を減らします。また、1個のALMに独立したファンクションを2個実装できるため、必要なロジック・リソースがさらに少なくなります。組み合わせロジック、演算ロジック、およびレジスタ・ロジックで構成されるALMは、従来のFPGAアーキテクチャで使用されてきたロジック構造に比べ、2.5倍の高性能化および効率化を遂げています。

Stratix IIのALMは、Stratixのロジック・エレメント（LE）と後方互換性を持ちますか?

はい。Stratix II ALMは、Stratix ロジック・エレメントに比べて大幅に効率的でありながら、後方互換モードを備えています。このため、顧客はStratixデバイスや他のFPGAアーキテクチャからStratix IIデバイスに容易に移行することができます。アルテラのQuartus® IIデザイン・ソフトウェアは、自動的に新しいALMを利用して、デザインの性能とロジック効率を向上させます。

Stratix IIデバイスはどのような重要な新機能を備えていますか?

アルテラのStratix II FPGAは、高性能アプリケーションにおけるFPGA製品の機能を拡大させる新機能群を備えています。

デザイン・セキュリティ：各Stratix II デバイスは、高度暗号化標準（AES）の128ビット鍵を使って安全にプログラムすることが可能です。この鍵は、Quartus IIソフトウェアで生成し、外部コンフィギュレーション・デバイスに保存されている暗号化されたコンフィギュレーション・ファイルを解読します。
1Gbpsのディファレンシャル・ソース同期信号： Stratix II デバイスは、最大152本の受信側および156本の送信側のソース同期チャネルを備え、LVDS、HyperTransport™などのディファレンシャルI/O標準で、最大1Gbpsのデータ転送速度をサポートします。
ダイナミック・フェーズ・アライメント（DPA）： Stratix II デバイスに組み込まれているダイナミック・フェーズ・アライメント回路は、プリント回路基板（PCB）のレイアウトを簡素化し、ソース同期信号技法の遅延（スキュー）を引き起こす影響によって生じる信号アライメントの問題を削減します。

Stratix IIデバイスとStratixデバイスの違いは何ですか?

Stratix IIデバイスは、新しい革新的なロジック構造を持ち、90nmプロセス技術を使って製造されています。Stratix II デバイスは、第1世代のStratixデバイスに比べ、平均して50%のロジック性能向上、2倍以上のロジック容量、および通常40%低いコストを実現しました。また、一層優れた柔軟性と機能性をシステム・デザイナに提供するため、TriMatrix™メモリ、デジタル信号処理（DSP）ブロック、外部メモリ・インタフェースなど、Stratixデバイスに初めて採用されたシステム・レベルの機能を拡張しています。以下の表は、両デバイス・ファミリを詳しく比較したものです。

表1. Stratix IIとStratixの技術および特長比較
技術と特長	Stratix II	Stratix
プロセス技術	90nm	0.13μm
ロジック構造	アダプティブ・ロジック・モジュール（最大7つの入力端子のファンクションをサポートする拡張LUT構造）	ロジック・エレメント（4つの入力端子を持つ標準LUT構造）
ロジック集積度	最大179,400個のロジック・エレメント数に相当	最大79,040個のロジック・エレメント数
TriMatrix メモリ	最大9Mbitのエンベデッド・メモリを搭載	最大7Mbitのエンベデッド・メモリを搭載
外部メモリ・インタフェース・サポート	DDR2、RLDRAM II、QDRII、DDR、SDR SDRAM	RLDRAM II、QDRII、QDR、ZBT、DDR、SDR SDRAM
DSP ブロック	最大384個の18x18乗算器	最大88個の18x18乗算器
拡張／高速フェーズロック・ループ（PLL）	最大4個の拡張PLLと8個の高速PLL	最大4個の拡張PLLと8個の高速PLL
グローバル・クロック・ネットワーク	最大16本のグローバル・クロック・ネットワーク	最大16本のグローバル・クロック・ネットワーク
ソース・シンクロナス信号	LVDSおよびHyperTransportで最大1 Gbpsのデータ速度	LVDS、LVPECL、3.3-V PCML、HyperTransportで最大840 Mbpsのデータ速度
ソース・シンクロナス信号プロトコル・サポート	SPI-4.2、SFI-4、XSBI、HyperTransport、RapidIO、 NPSI、UTOPIA IV	SPI-4.2、SFI-4、XSBI、HyperTransport、RapidIO、NPSI、UTOPIA IV
ダイナミック・フェーズ・アライメント	有	無
シングルエンドI/Oのサポート	SSTL-2 (I & II)、SSTL-18 (I & II)、1.8-V HSTL (I & II)、1.5-V HSTL (I & II)、3.3-V PCI、3.3-V PCI-X 1.0、3.3-V/2.5-V/1.8-V LVTTL、3.3-V/2.5-V/1.8-V/1.5-V LVCMOS	SSTL-3 (I & II)、SSTL-2 (I & II)、SSTL-18 (I & II)、1.8-V HSTL (I & II)、1.5-V HSTL (I & II)、3.3-V PCI、3.3-V PCI-X 1.0、GTL、GTL+、3.3-V AGP (1x and 2x)、CTT、3.3-V/2.5-V/1.8-V LVTTL、3.3-V/2.5-V/1.8-V/1.5-V LVCMOS
デザイン・セキュリティ	鍵長128ビットの高度暗号化標準（AES）アルゴリズム	無
On-Chip Termination (内部終端抵抗)	シリーズ、ディファレンシャル	シリーズ、ディファレンシャル
Nios® プロセッサのサポート	有	有
HardCopy™ のサポート	2005年半ば	既にサポート

Stratix IIデバイス・ファミリには何種類の製品があり、どのパッケージで出荷されますか?

Stratix IIデバイス・ファミリを構成する6製品は、15,600個から179,400個のロジック・エレメントに相当するロジック集積度を持ち、最大9Mbitのエンベデッド(オンチップ)RAM、最大384個の18x18乗算器、最大12個のPLLを備えます。Stratix IIデバイスは、4種類の高性能フリップチップFineLine BGA®パッケージ（484～1,508ピン）に実装され、垂直移行(バーティカル･マイグレーション：集積度が異なる同一パッケージは、ピン互換性を維持)に対応します。

表2. Stratix IIデバイス・ファミリの概要
デバイス	ALM数	相当する LE数	M512 ブロック数	M4K ブロック数	M-RAM ブロック数	総メモリ・ビット数	DSP ブロック数	18x18 乗算器数	PLL数
EP2S15	6,240	15,600	104	78	0	419,328	12	48	6
EP2S30	13,552	33,880	202	144	1	1,369,728	16	64	6
EP2S60	24,176	60,440	329	255	2	2,544,192	36	144	12
EP2S90	36,384	90,960	488	408	4	4,520,448	48	192	12
EP2S130	53,016	132,540	699	609	6	6,747,840	63	252	12
EP2S180	71,760	179,400	930	768	9	9,383,040	96	384	12

表3. Stratix IIのパッケージとユーザI/O数
デバイス	F484	F672	F1020	F1508
EP2S15	342	366	-	-
EP2S30	342	500	-	-
EP2S60	342	492	718	-
EP2S90	-	-	758	902
EP2S130	-	-	742	1,126
EP2S180	-	-	742	1,170

Stratix II デバイスは、いつ提供されますか?

Stratix II デバイス・ファミリの最初の製品であるEP2S60デバイスのエンジニアリング・サンプルは、2004年第2四半期に出荷を開始します。残りの製品は、その後6カ月以内に出荷開始されます。量産デバイスは、2005年前半に出荷開始されます。

Stratix II デバイス・ファミリの価格はいくらですか?

Stratix II デバイスの価格は、注文するデバイスの集積度、パッケージ、性能、および数量によって異なります。一般的に、Stratix IIの価格は、Stratixより40%低くなります。具体的な価格情報については、当社の営業担当および販売代理店にお問い合わせください。

どのようなスピード・グレードで提供されますか？

Stratix II デバイスは、-3、-4、-5の3種類のスピード・グレードで提供されます。-3が最も速く、-5が最も遅いものです。

Stratix II デバイスの製造には、どのプロセス技術が使用されますか?

Stratix II デバイスは、台湾のTSMCによる1.2V、90nm、9層メタル、全層銅配線プロセス技術で製造されます。アルテラは、第1世代Stratixファミリで0.13μmノードを導入し、プロセス面で業界をリードしましたが、最新Stratix IIデバイスでそのリーダーシップが拡大されます。Stratix II デバイスは、低誘電材料(Low-K)を使用して300 mmウェハで製造されます。

Stratix II デバイスは、Stratixデバイスとピン互換ですか?

いいえ。なぜならStratix II デバイスは、全く新しいロジック構造とプロセス技術を採用しているからです。しかし、サードパーティのEDA開発ツールやアルテラのQuartus II デザイン・ソフトウェアを使って、既存デザインをStratix II デバイスに容易に再設計することができます。

Stratix II デバイスの注文コードと集積度はどのように関連していますか?

Stratix II デバイスの注文コードは、デバイスの容量を示し、デバイス内の相当するロジック・エレメント数に基づいています。Stratix IIデバイスの注文コードはすべて、「EP2S」で始まります。その後の数字は、相当するロジック・エレメント数を1,000で割ったものです。例えば、最小のStratix IIデバイスは、EP2S15デバイスですが、このデバイスの相当ロジック・エレメント数は15,600です。

性能

Stratix II デバイスでは、Stratixデバイスと比べて、どの位全体のプッシュボタン性能を向上させることが可能ですか?

業界最速のFPGAであるStratix II デバイスでは、Stratix FPGAに比べ、プッシュボタン性能が平均50%高くなります。90nmプロセス技術とALMベースのロジック構造がQuartus IIバージョン4.0開発ソフトウェアの強力な機能と結びついて、この性能向上を実現しています。（プッシュボタン性能とは、Quartus IIソフトウェアで提供されるデフォルト・デザイン・フローを使い、既存のデザインで達成可能な最大システム周波数を指します。）

Stratix II デバイスの拡張機能に対する性能は、Stratixデバイスと比べてどうですか?

90nmプロセス技術で製造され、ALMベースのアーキテクチャを持つStratix II デバイスは、従来のFPGAファミリよりはるかに優れた性能水準を提供します。下の表は、StratixとStratix IIの性能を比較したものです。

表4. Stratix IIとStratixの性能比較
特長	Stratix II	Stratix
M512 RAM ブロック	500 MHz	319 MHz
M4K RAM ブロック	540 MHz	290 MHz
M-RAM ブロック	420 MHz	287 MHz
DSP ブロック	450 MHz	335 MHz
ソース・シンクロナス信号	1.040 Gbps (1,040 Mbps)	840 Mbps
外部メモリ・インタフェース	300 MHz	200 MHz

メモリ

TriMatrixメモリとはどのようなもので、どのような機能をサポートしていますか?

Stratixデバイスに初めて採用されたTriMatrixメモリは、非常に効率的な高集積メモリ構造で、それぞれ異なる種類のアプリケーションに最適化された、3種類のサイズの異なるメモリ・ブロックで構成されています。Stratix IIのTriMatrixメモリ構造は、最大9Mbitの記憶容量と、「パック・モード」、および「アドレス対応」などの新機能を備えています。また、512KbitのM-RAMブロックに加え、小型の512bitのM512ブロック、4KbitのM4Kブロックをいくつか備えているため、大量のメモリ・ビットを必要とするアプリケーションにも、広いメモリ帯域幅を必要とするアプリケーションにも、優れたソリューションとなります。例えば、M512ブロックは、ファーストイン・ファーストアウト（FIFO）ファンクションやわずかのメモリしか必要としないクロック・ドメイン・バッファ・ファンクションに使用できます。M4Kブロックは、非同期転送モード（ATM）セル処理など中サイズのメモリ・アプリケーションに使用できます。512KbitのM-RAMブロックは、Niosマイクロプロセッサ・コードの保存、またはIPパケット・バッファなど大量の記憶を必要とするアプリケーションに使用できます。すべてのメモリ・ブロックには、エラー制御のための追加パリティ・ビット、混合幅モードおよび混合クロック・モードのサポートが含まれます。さらにM4K、M-RAMブロックは、トゥルー・デュアルポート・モードとバイト・マスキングをサポートし、高度な書込み動作に対応します。

デジタル信号処理ブロック

DSPブロックとはどのようなもので、どのような機能を持ちますか?

Stratix II DSPブロックは、高性能エンベデッド処理回路で、デバイスのTriMatrixメモリ、ロジック・エレメントとの併用により、デザイナは、フィルタ、圧縮、チップレート処理、イコライゼーション、デジタル中間周波数、変形、変調などのDSPアルゴリズムを効率的に実現できます。DSPブロックは、DSPアプリケーションにおいて、予測可能かつ信頼性の高い性能を提供し、リソースを節約すると同時に、性能障壁を解消することを目的としています。各ブロックには、入力、出力、オプションの中間パイプライン・レジスタが含まれ、370 MHz以上の性能水準、毎秒最大3 GMACの帯域容量を提供します。各DSPブロックには、一般的なDSPアルゴリズムでよく必要とされる乗算器、加算器、減算器、累算器、加算回路が含まれます。このようなDSPブロックにより、Stratix IIデバイスは、JPEG2000、MPEG-4、802.11x、CDMA2000 1x EV DV、HSDPA、W-CDMAなどの新しい水準およびプロトコルに必要なDSPスループットに容易に対応します。

この種類のDSPブロック・アーキテクチャに伴う利点は何ですか?

Stratix デバイスは、DSPのあらゆる機能性を備えた初のFPGAでしたが、そのDSPブロックと同様、Stratix II デバイスのDSPブロックは、乗算器、加算器、減算器、累算器、加算回路、およびパイプライン・レジスタで構成されています。それに加え、Stratix II デバイスのDSPブロックは、Q1.15数形式におけるラウンディングとサチュレーションに対応しています。ラウンディングおよびサチュレーション・ブロックは、デジタル信号プロセッサをベースとしたソフトウェア・ファンクションを、FPGAのハードウェアでの実現を容易にします。また、Stratix IIのDSPブロックは、デバイス性能を高め、リソースを最大化します。乗算と、それに続く積算／加算／減算ステージの両方が、DSPブロック内で完全に分離されているため、デバイスの実行する他のファンクションによってDSP性能に影響を及ぼすことはありません。これは、デザイン上の重要な特長です。なぜなら、並行処理や時間ドメイン多重化（TDM）を必要とする演算多用型のアプリケーションでは、FPGAの処理能力が業界標準のデジタル信号プロセッサの性能を上回るからです。

Stratix II デバイスにおいてDSPブロック数を増加させる利点は何ですか?

同じ集積度範囲において、Stratix IIデバイスは、Stratixデバイスの2倍以上のDSPブロックを備えています。両ファミリの最大の製品を比べると、Stratix IIデバイスは、Stratixデバイスの4倍のDSPブロックを備えています。DSPブロック数を第1世代のStratixデバイスの4倍にすることにより、Stratix IIデバイスは、DSPアルゴリズムの実現機能を拡張しています。Stratix IIデバイスは、最大96のDSPブロックにより、最大384の並行乗算を実行し、最大288 GMACSの組み合わせデータ・スループットを実現できます。これはディスクリートのデジタル信号プロセッサの48倍の並行乗算処理、30倍以上のスループットとなります。

デザイン・セキュリティ

Stratix IIデバイスと他のFPGAに搭載されているデザイン・セキュリティ機能はどのように異なりますか?

Stratix IIデバイスは、鍵長128ビットの高度暗号化標準（AES）アルゴリズムを使って、コンフィギュレーション・ビットストリームを暗号化します。米国連邦標準技術局（NIST）が選択し、米国政府が機密情報の保護に採用しているAESは、現在、最も進んだ暗号化アルゴリズムです。Stratix IIデバイスは、FPGAとして業界で初めてAESと128ビットの不揮発性鍵を使ったコンフィギュレーション・ビットストリームの暗号化に対応しています。他のFPGAベンダは、トリプルDESビットストリーム暗号化を採用し、バッテリを使って揮発性の鍵に電力を供給したり、バックアップしています。そのようなアプローチは非常に実現が難しく、起こり得るシステム異常と冗長性の必要に関して、基板上での問題が増えます。例えば、現場でバッテリが故障した場合、FPGAの電源が入らず、基板がうまく機能しなくなります。Stratix II デバイスは、恒常的に電源を必要とせず、システム・デザインを簡素化します。また、FPGA市場で最高のコンフィギュレーション・ビット・ストリーム暗号化を採用しています。

どのような市場がStratix IIのデザイン・セキュリティ機能の恩恵を受けますか?

今日の政府機関、防衛関連、および競争の激烈なビジネス環境で、自らのデザインに対して非常に高い水準の保護を求めるデジタル・デザイナにとって、デザイン・セキュリティは重要な問題です。Stratix IIのデザイン・セキュリティ機能は、プログラマブル・ロジックの柔軟性とデザイン保護の両方が求められる新しいアプリケーションに対応しています。

デザイナは、Stratix IIデバイスのデザイン・セキュリティ機能をどのように実現できますか?

Stratix II デバイスが提供するセキュア・コンフィギュレーション・フローは、以下の 3段階を経て実現することができます。

128ビットのAES鍵が、Stratix II デバイスの不揮発性部分にプログラムされます。
Quartus IIデザイン・ソフトウェアが、同じAES鍵を使って暗号化されたコンフィギュレーション・ファイルを生成します。コンフィギュレーション・ファイルは、フラッシュ・メモリまたはコンフィギュレーション・デバイス（1個または複数個）に保存されます。
起動の際、フラッシュ・メモリまたはコンフィギュレーション・デバイス（1個または複数個）が、暗号化されたコンフィギュレーション・ファイルをStratix II デバイスに送信します。Stratix II デバイスは、保存されているAES鍵を使ってファイルを解読し、コンフィギュレーションを行います。

システム・クロック管理

Stratix II デバイスには、いくつのPLLが組み込まれていますか?

最大容量のStratix IIデバイスでは、各々が正確な周波数合成およびタイミング管理機能を持つ最大12個のオンチップPLLが提供されます。

Stratix II デバイスには、どのようなPLLが搭載されていますか?

Stratix IIデバイスは、拡張PLLと高速PLLの2種類のPLLをサポートしており、両PLLとも高度な周波数合成機能を提供します。

拡張PLLと高速PLLの違いは何ですか?

機能豊富な拡張PLLは、外部フィードバック、クロック・スイッチオーバ、フェーズ／遅延制御、PLLリコンフィギュレーション、スペクトラム拡散クロック、プログラマブル帯域などの高度な機能をサポートする汎用アプリケーションに使用されています。高速PLLは、高速ディファレンシャルI/Oインタフェースの管理に必要な高速出力のほか、クロック多重化、フェーズ・シフトなど汎用的なクロック管理機能を提供します。

Stratix II PLLの利点は何ですか?

Stratix II PLLは、従来、ハイエンドのディスクリートPLLデバイスにしか搭載されていなかった機能を組み込んでいます。その結果、Stratix IIデバイスはボードレベルのクロク・システムを管理し、デザインの複雑さと総コストを効果的に低減できます。各PLLは、Stratix IIデバイスに搭載されている48個のシステム・クロックのどれでも駆動できる複数の出力を備えているため、デザイナはクロック要件を完全に制御できます。また、各PLLが完全な周波数合成機能（クロック周波数を増加または減少させる機能）とフェーズ・シフト機能を持ち、I/Oタイミングを最適化します。

ソース同期信号と高速インタフェース

ダイナミック・フェーズ・アライメントとは何ですか?

Stratix IIデバイスのダイナミック・フェーズ・アライメントは、新しい高速インタフェース・プロトコルの多くをサポートするために不可欠なもので、チャネルごとに入力データと入力システム・クロックを比較し続けます。このため、ボード・トレース長の不一致、ジッタ、その他の遅延誘発要因による、チャネル間、およびクロック・チャネル間のタイミング差がなくなります。

なぜDPAは重要なのですか?

Stratix IIファミリのエンベデッドDPAファンクションは、プリント回路基板デザインを飛躍的に簡素化することにより、高速のソース同期データ転送アプリケーションにおける問題を最小限に抑えます。また、遅延誘発による信号問題をなくし、Stratix IIのソース同期信号を1Gbpsのデータ速度で実現します。さらに、SPI-4.2など新しいバス転送プロトコルもDPAを必要とします。

ソフトDPAと比べた場合、ハードDPAの利点は何ですか?

Stratix II デバイスに使用されているハードDPAは、ソース同期チャネル上のシリコンに直接、DPA機能を組み込みます。このため、検証可能で信頼性の高い遅延低減と伝送速度向上を実現します。ソフトDPAは、プログラマブル・ロジックとクロック・リソースを使って実現されます。貴重なロジック・リソースを使用し、デバイスのグローバル・クロックとPLLを急速に消費しかねない上、温度や電圧の変化によるエラーもよく発生します。Stratix IIのハードDPAでの実現は、このような問題を防ぎ、エラーのないデータ伝送を確実にします。また、ハードDPAがFPGAに組み込まれているため、デザイナは新たにキャラクタライズに時間を割く必要がなくなります。アルテラは、ハードDPAを自動的に温度に関してキャラクタライズします。ソフトDPA実装の場合は、デザイナがキャラクタライズする必要があります。

Stratix IIデバイスは、どんな高速ディファレンシャルI/O電気標準をサポートしていますか?

アルテラは、高速ディファレンシャルI/Oデザインにおいて実証された専門知識を備えており、Stratix II デバイスでも引き続き、LVDS、HyperTransport等をサポートしています。アルテラのディファレンシャルI/Oソリューションは、プログラマブル・ロジック業界の他のソリューションと異なり、専用の高速回路を使用することによって、デバイス・スループットの最大化を図っています。この回路には、最適化された送信側I/Oバッファ、受信側I/Oバッファ、シリアル化／デシリアル(SERDES)化回路、高性能高速PLL、拡張バイト・アライメント機能が含まれます。Stratix II デバイスには、最大152本の受信側チャネルと156本の送信側チャネルも装備され、最高1Gbpsのデータ転送速度でソース同期信号をサポートします。

Stratix IIデバイスでは、どの高速I/Oインタフェース・プロトコルがサポートされていますか？

Stratix II デバイスは、SPI-4.2、SFI-4、XSBI、HyperTransport、RapidIO、NPSI、UTOPIA IVプロトコルなど、インタフェース・ブリッジ、バックプレーン、チップ間通信などのアプリケーションに適した多数の最新の高帯域幅バス・プロトコルをサポートしています。

Stratix IIデバイスは、どのような外部メモリ・インタフェースをサポートしていますか?

Stratix II デバイス・ファミリは、表5に示した通り、最新のSRAM、DRAMデバイスの性能要件を満たしています。外部メモリ・デバイスは、Stratix II デバイスに容易に接続が可能で、性能障壁を作ることなく、大容量TriMatrixメモリ・リソースの外側にさらに記憶容量を追加します。デザイナは、アルテラまたはサードパーティ製IPメモリ・コントローラ・コアを購入したり、ロイヤリティ・フリーのリファレンス・デザインをアルテラのWebサイトからダウンロードしたり、特定のアプリケーション向けにカスタマイズした独自のコアを開発したりすることもできます。

表5. Stratix IIデバイスにおける高性能外部メモリ・インタフェースのサポート
メモリ技術	I/O 規格	バス幅	最大クロック速度
SDR SDRAM	LVTTL	72 ビット	200 MHz
DDR SDRAM	SSTL-2 Class I, II	72 ビット	200 MHz
DDR2 SDRAM	SSTL-1.8 Class I, II	72 ビット	266 MHz
RLDRAM II	SSTL-2 Class I, II	36 ビット	300 MHz
QDR SRAM	HSTL-1.8 Class I, II	36 ビット	167 MHz
QDRII SRAM	HSTL-1.8 Class I, II	36 ビット	250 MHz

On-Chip Termination (内部終端抵抗)

Stratix IIデバイスは、どのような終端抵抗をサポートしていますか?

システム速度とクロック・エッジ速度が高まり続ける中、デジタル・デザインにおいて信号の完全性が極めて重要になっています。信号の完全性を向上させるには、シングルエンド信号にもディファレンシャル信号にも、適切なターミネーションが必要です。ターミネーションは、ボード上の外部ターミネーション・レジスタまたはオンチップのターミネーション技術を使って実現できます。Stratix II デバイスは、シリーズ・ターミネーションとディファレンシャル・ターミネーションに対応するオンチップ・ターミネーションを備えています。

ソフトウェアとIP

どのバージョンのQuartus IIデザイン・ソフトウェアがStratix IIデバイスをサポートしますか?

Stratix II デバイスは、高集積FPGAデザイン向けとして業界で最も進んだソフトウェアであるQuartus IIソフトウェア・バージョン4.0でサポートされています。ASICと同様の多くの新しいデザイン機能を備えて開発されたQuartus IIデザイン・ソフトウェアは、機能豊富な合成およびシミュレーション・ツールとともに、使いやすいインタフェースを提供し、デザイナは、Stratix IIのFPGA性能とデザイン上の利点を最大限に生かすことが可能となります。Quartus IIソフトウェアは、サードパーティの主要合成／シミュレーション・ツールすべてとも、シームレスに統合します。無償バージョンであるQuartus II webエディション・ソフトウェア・バージョン4.0は、Stratix II EP2S15デバイスに対応し、アルテラのWebサイト（www.altera.com）からダウンロード可能です。デザイナは、この最新版Quartus IIソフトウェアを利用して、既存のStratixデザインより最大50%高い性能を持つStratix IIデバイスでデザインを実現できます。

どのサードパーティ製ツールによってStratix IIデバイスはサポートされていますか?

Quartus IIに統合された合成ツールに加え、大手EDAベンダである米Mentor Graphics、Synplicity、米Cadence、米Synopsys社の合成／シミュレーション・ツールはすべてStratix IIデバイス・ファミリをサポートし、アルテラ・デバイスとして最高品質を実現します。

どのサードパーティ・ベンダが、新しいALMをサポートしていますか?

Mentor Graphics社のPrecision 2003c、Synplicity社のSynplify 7.3.5ソフトウェア合成ツールは、Stratix II ALMを完全にサポートしています。

Stratix II デバイス向けにどのようなIPコアが提供される予定ですか?

アルテラは、広範な標準IPコア・ライブラリと共に、Stratix II デバイス向けに最適化された市販IPコアを提供します。各コアは、新しいロジック構造、高度なI/O機能など、Stratix IIファミリのアーキテクチャの特長を生かすよう特に配慮して最適化されています。詳細情報は、Altera IP MegaStore™のWebサイトに掲載されています。

デバイス・コンフィギュレーション

Stratix IIデバイスに対応する、どのようなコンフィギュレーション・デバイスが提供されますか?

アルテラの低コスト・シリアル・コンフィギュレーション・デバイスと拡張コンフィギュレーション・デバイスが、Stratix IIデバイスをサポートする予定です。

リモート・システム・アップグレード機能とは何ですか?

リモート・システム・アップグレード機能により、デザイナはリモート・ソース(遠隔操作)からStratix II デバイスのデザイン・プログラムを書き込み、製品寿命を延長するとともに、時間とコストも節約できます。新しいコンフィギュレーション・データは、リモート・ソースからシステムに送信され、高度なコンフィギュレーション・デバイスなどの外部メモリ・デバイスに保存された後、Stratix II デバイスの再コンフィギュレーションに使用されます。Stratix IIデバイスには、新しいアプリケーション・データを使ってリコンフィギュレーションを成功させる専用回路が含まれています。このプロセス中にエラーが起こった場合、Stratix II デバイスは、自動的に工場出荷時の安全なデフォルトの設定を使い、外部メモリ・デバイスからリコンフィギュレーションを開始します。Stratix II デバイスにより、デザイナは、あらゆる場所を駆け回って手動で再コンフィギュレーション作業を実行するという時間のかかるプロセスなしに、システム・アップグレードやバグ修正を遠隔操作により安全に実行できるようになりました。

Niosエンベデッド・プロセッサ

Nios エンベデッド・プロセッサは、Stratix IIデバイスでサポートされていますか?

はい。32ビットRISC Niosエンベデッド・プロセッサは、従来のアルテラ・アーキテクチャにおけるNios実現時に比べ、Stratix IIデバイスでは30%の性能向上を遂げています。また、Stratix IIデバイスは、同時マルチ・マスタAvalon™スイッチ・ファブリック、カスタム命令、および先進デバッグなど、Niosの特長を引き続きサポートしています。

HardCopyデバイス

アルテラは、Stratix IIからHardCopy デバイスへの移行をサポートする予定ですか?

はい。アルテラは、Stratix II FPGAからHardCopyデバイスへの移行パスをサポートし、試作から量産まで対応する業界唯一のソリューションを提供する予定です。Stratix II FPGA対応のHardCopyデバイスは、一層の性能向上と量産アプリケーションに適した消費電力低減を実現するとともに、リスクを大幅に減らし、コストを節約します。同時にHardCopyデバイスは、TriMatrixメモリ、DSPブロック、高速インタフェース、PLLなど、Stratix IIデバイスの特長をサポートして、同一の機能を提供します。さらに、Quartus IIデザイン・ソフトウェアが、統一されたデザイン・フローを提供することにより、Stratix II FPGAからHardCopyデバイスへの移行を促進します。Stratix II FPGA 対応のHardCopyデバイスは、2005年半ばに出荷される予定です。

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