Stratix II デバイスと Stratix デバイスの相違点

Stratix® II FPGA は、高い評価を得ている第一世代の Stratix デバイスと同じく、業界で支持される数々の機能群をベースにしており、多くの重要な機能強化が追加されています。Stratix II デバイスは、新しいALM (adaptive logic module)、DPA (Dynamic Phase Alignment) による 1 Gbps ソース・シンクロナス信号方式、デザイン・セキュリティなど、いくつかの新機能も備えています。

革新的な ロジック構造

Stratix II デバイスは、非常に効率の良い構造で高性能と高集積度を提供する、革新的で高効率のロジック構造を備えています。 Stratix II デバイスは最大180,000の等価 LE 数を誇り、第一世代の Stratix デバイスと比べて 2 倍以上の性能を提供します。

Stratix II デバイスのALM (Adaptive Logic Module)と呼ばれる最新ロジック構造により、より小さな面積でより多くのロジック容量と高速性能を実現します。新しい構造では、隣接するルックアップ・テーブル(LUT)による入力の共有を可能にして、機能の実装に必要な同等 LE の総数を大幅に低減できるだけでなく、さらに重要なことには、クリティカル・パスのロジック・レベル数を低減できます。複数の独立したファンクションを 1 つの ALM にまとめれば、必要なロジック・リソースをさらに低減することも可能です。90 nm ノードでは、インタコネクト遅延が総 FPGA 遅延の大部分を占めるため、デバイス性能を最大限引き出すためにはインタコネクト横断の低減が不可欠です。ALM は、長い加算器ツリーによるロジック・リソースの消費を減らす三入力加算器ファンクションも提供します。

リソース利用効率の向上に加えて、ALM は旧世代の FPGA に対してコア性能を平均で 50% 高速化、ロジック容量を 2 倍以上にします。最高 500 MHｚ の内部クロック周波数レートのサポートおよび 250 MHz 以上での標準デザイン性能のサポートにより、Stratix II デバイスはプログラマブル・ロジックでのデザイン実装による時間節約の利点と共に、ASIC と同様の性能を提供できるようになりました。

デザイン・セキュリティ

設計者が各自のシステムを保護できるように、Stratix II デバイスは AES (Advanced Encryption Standard) と 128 ビット不揮発性キーを使用したコンフィギュレーション・ビットストリーム暗号化をサポートしています。各 Stratix II デバイスは、Quartus® II ソフトウェアによって生成され、外部コンフィギュレーション・デバイスに保存される暗号化されたコンフィギュレーション・ファイルを使用して安全に構成できます。詳細については、デザイン・セキュリティ ページを参照してください。

DPA（dynamic phase alignment）によるソース・シンクロナス信号方式

Stratix II デバイスでは、1 Gbps の性能で動作可能な、152 のレシーバと 156 のトランスミッタの高速差動 I/O チャネルにアクセスすることができます。 これらの I/O チャネルには、データ転送の信頼性を確立し、10-Gbitイーサネット XSBI、SFI-4、SPI-4.2、HyperTransport™、RapidIO™、CSIX などの高速インタフェース規格の実装に関する複雑な処理を単純化するため、専用シリアライザ/デシリアライザ (SERDES) と DPA 回路が内蔵されています。詳細については、Stratix II ソース同期プロトコルページを参照してください。

機能比較

Stratix II アーキテクチャは、成功を収めた Stratix アーキテクチャをベースにしており、革新的な TriMatrix™ メモリ構造、速度が最適化されたデジタル信号処理 (DSP) ブロック、最新クロック管理回路など、Stratix デバイスと同様の機能を提供します。表 1 に、Stratix デバイスと Stratix II デバイスの機能を示します。

表 1 の注：

1. PLL = フェーズ・ロック・ループ

表 2 に、使用可能なロジック・リソースに関する Stratix デバイスと Stratix II デバイスの比較を示します。

関連リンク

• Stratix II デバイス
• Stratix デバイス
• Stratix II デバイス・ファミリの特長
• Stratix デバイス・ファミリの特長