Stratix II デバイスの Termination ソリューション

システム速度とクロック・レートの増加に伴い、デジタル・デザインではシグナル・インテグリティが非常に重要となっています。シグナル・インテグリティを向上させるには、シングルエンド信号と差動信号の両方を適切に終端する必要があります。終端はボード上の外部終端抵抗または On-Chip Termination テクノロジで実装できます。図 1 は終端しない場合と On-Chip Termination テクノロジを使用した場合のシグナル・インテグリティを比較しています。

表 1. Stratix II On-Chip Termination によるシグナル・インテグリティの向上

表1に示すように、アルテラの Stratix II デバイスは On-Chip および外部終端のどちらもサポートします。

On-Chip および Off-Chip Termination の利点

On-Chip Termination 機能はPCB上の外部抵抗の部品点数を最小化することによってボード設計を簡素化します。表 2 に、On-Chip Termination テクノロジの利点を示します。

外部抵抗を使用した外付け終端では、より優れた許容差を達成できるため、インピーダンス許容範囲がよりきつい条件のデザインに推奨されます。アルテラは外部終端デザイン・キットを提供し、シミュレーションやテスト結果に加えて、低コスト、小面積な抵抗パック、ボード図およびレイアウト例などの推奨を紹介しています。図 2 に外部抵抗パックを使用した外付け終端の実装方法を示します。

図2. 抵抗パックを使用したOff-ChipTermination

直列終端

On-Chip Terminationテクノロジは、LVTTL、LVCMOS、SSTL-18、および SSTL-2 シングルエンド I/O 規格用の内蔵直列終端をサポートしています (表 2 参照)。On-Chip Terminationは出力信号に適用され、伝送ラインのインピーダンスをマッチングさせます（通常、25 Ω または50 Ω ）。この終端はさまざまな汎用アプリケーションやダブル・データ・レート (DDR) SDRAM メモリへのインタフェースに使用することができます。

並列終端

Stratix II デバイスは、SSTLおよびHSTL シングルエンド標準 I/O 規格用の並列のチップ内終端をサポートします（表 4参照）。並列のチップ内終端は、50 Ωに設定可能です。この終端はDDR SDRAM および QDRII SRAM メモリなどの外部メモリへのインタフェースに使用することができます。

Stratix II デバイスでは並列終端は外部抵抗でサポートします。アルテラは外部終端デザイン・キットを提供し、シミュレーションやテスト結果に加えて、低コスト、小面積な抵抗パック、ボード図およびレイアウト例などの推奨を紹介しています。

差動終端

差動終端は、SPI-4.2、SFI-4、XSBI、RapidIO™、HyperTransport、NPSI、UTOPIA IV 規格などの高速インタフェース・プロトコルのサポートが必要なシステム・アプリケーションで使用されます。

Stratix II デバイスでは、LVDS および HyperTransport™ 入力内蔵差動終端をサポートしています。図 3 では、内蔵終端抵抗 R_D の値が 100 Ω になります。

図 3. On-Chip 差動Termination

関連リンク

• パラレル I/O テクノロジ・センタ