比類のない処理能力
Nios® II エンベデッド・プロセッサ・ファミリは、大成功を収めた第 1 世代のNios エンベデッド・プロセッサをベースとし、さらに広い範囲のエンベデッド処理アプリケーションにも対応できるよう 3 つのプロセッサ・コアを提供します。設計者は、高性能コア（200DMIPS 以上）、低コスト・コア（1ロジック 35 セント以下）、および性能とコストのバランスがとれた標準コアの3つから選択できます。Nios II エンベデッド・プロセッサ・ファミリは次のようなタスクを可能にします。
- 複雑なステート・マシンの実装
- 既存プロセッサの負担軽減
- I/O およびデータ処理タスクの実行
- FPGA の遠隔コンフィギュレーション
- デジタル信号処理(DSP)アルゴリズムの高速化
先進のアーキテクチャを備えた Stratix® II FPGA と、Nios II エンベデッド・プロセッサを組み合わせることで、高帯域幅システムのニーズに応える比類のない処理能力が得られます。2,000 個程度のロジック・エレメントのNios II プロセッサ・ベース・システム（プロセッサ・コアとペリフェラルを含む）によって、容易にネットワーク、テレコミュニケーション、デジタル信号処理（DSP）、および大容量ストレージ・アプリケーションのニーズを満たす システム機能をStratix II 1 個のデバイスに収容できます。
図 1 に、パケット処理ネットワークの設計において 1 個の Stratix II FPGA 内に複数の Nios II プロセッサを含む例を示します。
図 1. I/O 処理用に Stratix II デバイスに実装された Nios II プロセッサ
図 1 の注
- MAC = メディア・アクセス・コントロール
- DMA = ダイレクト・メモリ・アクセス
FPGA デバイス・アーキテクチャ
高性能 Stratix デバイス・ファミリの成功に基づき、Stratix II FPGA のアーキテクチャ は、Nios II エンベデッド・プロセッサのような複雑な IP （intellectual property）ブロックにおいて一層のテクノロジ強化を実現し、fMAX の向上と使用リソースの低減の両方の観点からメリットをもたらします。
Stratix II FPGA の ロジック構造は、従来のアーキテクチャでは 2 x 4:1 マルチプレクサを 4 個の LE 相当に実装するのと比較して、わずか 2 個の LE 相当に実装するなど、頻繁に実行される特定の機能を効率的に実行できるように拡張されました。この機能は Avalon™ スイッチ・ファブリックのようなシステム・ブロックで効果を発揮します。Stratix II FPGA は広範な入力機能をサポートし、システムの複雑さが増すことによる性能低下を低減します。
Nios II プロセッサは複数のCPU 最適化オプションを持ち、Stratix II デバイスのデジタル信号処理（DSP）ブロックからのメリットを得ることができるため、1 サイクルの乗算機能を 1 個の DSP ブロック内に実装できます。この実装は、ソフトウェア実装と比較した場合に、クロック・サイクルを 1 個の乗算あたり数百サイクル、LE を 370 個節約することが可能です。同様に、Stratix II FPGA のALM (adaptive logic modules)加算器サポートにより、Nios CPU の算術論理演算ユニット（ALU）のサイズはさらに小さくなります。
Stratix II デバイス・アーキテクチャ内のエンベデッド DSP ブロックはまた、Nios II カスタム・インストラクションおよびその他のハードウェア高速化ユニットを完全に補完します。DSP 設計者は、DSP アルゴリズムおよび複雑な算術ルーチンを高性能ハードウェア DSP ブロック内に作成し、通常のソフトウェア・ルーチンとしてアクセスするか、または Nios CPU に対するカスタム・インストラクションとして実装できるようになりました。例えば、VoIP（voice-over-IP）アプリケーションでは、エコー・キャンセレーション・アルゴリズムをハードウェアに実装し、カスタム・インストラクションを使用してソフトウェアで直接実行することができます。これによって、設計者は、クロック速度に過剰に頼ることなく、FPGA での並列ハードウェア動作の性能上のメリットを享受しながら、高水準ソフトウェア・デザインの柔軟性と移植性を得ることができます。
Stratix II デバイスの TriMatrix™ メモリは、標準的な SOPC（system-on-a-programmable-chip）システムのメモリ・ニーズをすべて満たします。各 M-RAM ブロックは64 K バイト・セグメントを提供し、簡単に連結して大量のオンチップのデータ・ストレージおよびインストラクション・ストレージを実現できます。M-RAM ブロックのみを使用して、Stratix II EP2S180 FPGA 内の最大 576 K バイトのメモリをNiosプロセッサに提供することができます。
Nios II プロセッサは、インストラクション・キャッシュおよびデータ・キャッシュも特長としています。ユーザは、512バイトから64Kバイト・サイズのインストラクションまたはデータ・キャッシュを追加できます。豊富な TriMatrix メモリ・ブロックによって、オフチップ・メモリ・アクセスの高速化とエンベデッド・システムの全体的なソフトウェア性能の大幅な向上を実現する、オンチップ・キャッシュ・メモリを実装することができます。
Stratix II FPGA と Nios II プロセッサ：完璧な SOPC ソリューション
Stratix II アーキテクチャは、事前に最適化された IP モジュールを使用したり、既存のデザイン・モジュールを再利用して大型システムを設計するのに有効なブロック・ベース・デザイン手法に最適です。
アルテラの SOPC Builder 自動システム開発ツールは、プロセッサ、ペリフェラル、およびメモリ・インタフェースのような共通のシステム・コンポーネントからバス・ベース・システムを構成するための強力なプラットフォームを設計者に提供します。SOPC Builder で生成されるシステム（図 2 に例を示す）は、事前に最適化された IP ブロックであり、Stratix II アーキテクチャにより大いにメリットを得ることができます。
図 2. SOPC Builder で生成される代表的なシステム
図 2 の注
- JTAG = Joint Test Action Group
Nios II プロセッサで利用可能なペリフェラルの詳細については、Nios II ペリフェラルとインタフェース・ライブラリページを参照してください。
