Stratix II での ASIC プロトタイプ作成の利点
FPGA で ASIC のプロトタイプを作成する主な目的は、ASICデザインのテープ・アウト前にデザインの機能を決定することです。 これらの要件が、デザイン・フローに極力あるいは全く影響を与えないこと、および ASIC デザインの変更を最小限にとどめることが理想的です。 これらの最初の条件は、サードパーティ EDA ベンダ のデザイン・フローおよびツールに適切に統合される FPGA デザイン・ツール を用意することによって達成されます。 2 番目の条件を満たすには、選択された ASIC アーキテクチャに適した RTL を採用し、変更なしで FPGA をターゲットにできることが必要です。 従来、FPGA アーキテクチャは 4 入力ルック・アップ・テーブル（LUT）をベースにしていたため、面積効率と動作速度の両方で、常に満足な結果が得られるとは限りませんでした。
最新世代のアルテラのフル機能 FPGA である Stratix® II は、現在入手可能な最大集積度かつ最高性能のプログラマブル・ロジック・デバイスを提供します。Stratix II は、アダプティブ・ロジック・モジュール（ALM）と呼ばれる新しいロジック構造を持っています。ALM は、8本の入力を持つLUT、3入力加算器、2個のレジスタを備えています。 LUT は最大 7 入力の単一ファンクションの実装ができます。幅広い入力ファンクションを少ないロジック段数で実装することができ、その結果、性能とリソース使用率がともに向上します。 図 1 は、6 入力ファンクションの場合を表しています。
図 1. 効果的なリソース使用効率による 高い性能の実現
一般的な ASIC 構造はファンクションのファン・インを制限しません。 ALMのロジック構造 は、4 入力 LUT をターゲットとしない HDL または RTL により適しており、コードを書き直すことなく、効果的なロジック利用効率で高い性能を提供します。 これにより、コードを 2 回記述（ASIC 用に 1 回記述し、次に FPGA アーキテクチャに変換するためにもう 1 回記述）することによるエラー発生の可能性が高くなることを回避でき、時間が節約できます。 性能およびロジック利用効率の利点についての詳細は、Stratix II デザイン･ビルディング・ブロック性能 のページを参照してください。
