Stratix II デバイスでのソース・シンクロナス信号標準 I/O 規格

Stratix® II デバイスは、データ転送レート 1 Gbps のソース・シンクロナス信号をサポートする最大 152 本のレシーバ・チャネルと 156 本のトランスミッタ・チャネルを提供します。Stratix II デバイスは、SPI 4.2、HyperTransport™ テクノロジ、RapidIO™ 規格、Network Processing Forum (NPF) Streaming Interface (NPSI)、SFI-4、および 10-gigabit 16-bit interface (XSBI) Ethernet などの高速 I/O プロトコルの要件をサポートします。StratixII デバイスを使用して、これらの I/O プロトコルを使用するデバイス間に高性能ブリッジ機能を構築することができます。

ソース・シンクロナス・クロッキング方式での高速インタフェースは、1 Gbps の転送レートにおいて、クロック-チャネル間およびチャネル間スキューに対するマージンは大幅に減少します。トレース長にミスマッチがあるとデータ転送エラーが生じるので、設計者は許容されるスキューを維持するために、精密なプリント回路基板（PCB）デザイン手法を使用する必要があります。ジッタ、温度、電圧変動など、その他の影響で状況が悪化しているため、単純なスタティック位相アライメント手法では対応しきれません。アルテラは、エンジニアが高速データ転送システムをデザインするときに直面する諸問題を認識し、Stratix II デバイスに DPA (Dynamic Phase Alignment) 回路を組み込み、PCB デザインを大幅に簡素化するとともに、スキュー誘発の影響によって生じる信号アライメントの問題を解決しました。

Stratix II DPA

DPA 回路は、図 1 に示すとおり、サンプリング・クロックを着信データに揃えることによって、クロック-チャネル間スキューを排除します。

図 1. 1 Gbps をサポートする Stratix II ソース・シンクロナスチャネル

注：

1. PLL = フェーズ・ロック・ループ
2. FIFO = first in, first out
3. SERDES = シリアライザ／デシリアライザ

DPA回路は、PLL が生成する 8 つの位相シフト・クロックの中から着信データの中央に最も近いクロック位相を1 つ選択してして着信データをサンプリングすることでデータを揃えます。このアライメントは連続的に行われ、クロックとデータ信号間のリアルタイムなタイミング変動の動的変化を補償できます。

DPA 回路は、3x - 10x モードを含む複数の SERDES 係数をサポートしています。各チャネルは、チャネルごとに個別にデータ・アライメントを提供する独自の DPA 回路を備えているため、DPA は図 2 に示すように、クロック-チャネル間スキューだけでなく、チャネル間スキューも排除することができます。

図 2. DPA 回路によるスキューの補正

表 1 に Stratix II デバイスでの DPA タイミング仕様を要約します。

差動標準 I/O 規格

Stratix II デバイスのソース・シンクロナス回路は、LVDS および HyperTransport 差動標準 I/O 規格をサポートしています。設計者はしばしば、これらの規格を高性能アプリケーションに使用して、ノイズ・マージンの向上、電磁妨害（EMI）の抑制、低消費電力の実現を図ります。さらに、これらの規格は、HyperTransport インタフェース、RapidIO、NPSI、SPI 4.2、SFI-4、10 Gigabit Ethernet XSBI、および UTOPIA Level 4 などの高速インタフェース規格に必要な高データ・スループットをサポートします。表 2 に Stratix II デバイスでサポートされる差動標準 I/O 規格、最大性能レート、およびアプリケーションを示します。

関連リンク

• Stratix II ソース・シンクロナス・プロトコル
• Stratix II のシングルエンド標準 I/O 規格
• パラレルI/O