Stratix II GX の概要

Stratix® II GX FPGA は、現在および将来のシリアル I/O ベース・アプリケーションの幅広いシステム要求に適合するように特別に設計されています。 Stratix II GX デバイスは、業界最高速および最高集積度の FPGA アーキテクチャと最大 20 の全二重高性能マルチギガビット・トランシーバ・テクノロジを融合させます。このトランシーバは 600 Mbps から 6.375 Gbps の全域にわたって優れたジッタ性能を実現します。複数レベルのダイナミック・プリエンファシスおよびイコライザ機能を使用することにより、新旧両方のシステム・デザイン・アプリケーションに対応した低リスクなデザイン手段になります。

Stratix II GX はトランシーバ・ブロック内に特定のハード IP を追加し、PCI Express、CEI-6G (Common Electrical Interface 6 Gbps)、SDI、XAUI、SONET、ギガビット・イーサネット、SerialLite II など、非常に多くの主要プロトコルをサポートしています。 カスタム・トランシーバ・アプリケーション用ソリューションの場合はこれらのブロックをバイパスすることもできます。

Stratix GX 同様、これらのトランシーバは低消費電力ソリューション用に最適化されています。これは、冷却が困難な場合があるバックプレーン・アプリケーションでは特に重要です。 表 1 に Stratix II GX ファミリの特長と利点を示します。

Stratix II GX デバイスは、1.2V、90nm、SRAM プロセスをベースにしており、集積度はロジック・エレメント(LE)数で 33,880 ～ 132,540 個、内蔵 RAM 容量 6.7M ビット超で、高度に最適化されたデジタル信号処理 (DSP) ブロックにより最大 252 (18x18) のエンベデッド乗算器が提供されます。

高速シリアル・トランシーバに加えて、Stratix II GX は最大 1 Gbps で動作する専用の DPA (Dynamic Phase Alignment) 回路を備えた最大 76 のソース・シンクロナス差動信号 I/O を提供できます。 また、これらの I/O は LVDS および HyperTransport™ 差動 I/O 電気規格をサポートする専用シリアライザ/デシリアライザ (SERDES) 回路も内蔵し、10 ギガビット・イーサネット XSBI、SFI-4、SPI-4.2、HyperTransport、RapidIO、および UTOPIA IV 規格などの高速通信インタフェースをサポートします。

Stratix II GX FPGA ファミリは、最大 8 つの PLL（Phase-Locked Loop）および 16 のグローバル・クロック・ネットワークにより、階層的なクロック構造を含む完全なクロック管理ソリューションを実現しています。 さらに、Stratix II GX デバイスは、デザイン・セキュリティ、On-Chip Tetmination、およびリモート・システム・アップグレード機能を提供します。 表 2 に、Stratix II GX デバイス・ファミリのメンバと機能の概要を示します。

注:

1. これらの情報は暫定仕様であり、変更されることがあります。
2. 各 ALE は 2.5 LE に相当します。
3. Stratix II GX の各 DSP ブロック は 4 個の 18 ビット x 18 ビット乗算器または 1 個の 36 ビット x 36 ビット乗算器を実装できます。1 デバイスあたりの 36ビット×36 ビット乗算器の総数は、18×18 ビット乗算器の総数を 4 で除算して求めます。
4. enhanced PLL と fast PLL の両方を含みます。

注:

1. 上の表に示す各パッケージの総 I/O ピン数には、専用クロック・ピンおよび専用高速 I/O ピンが含まれます。 ただし、これらの数字には高速 I/O 機能用の高速ピンやクロック基準ピンは含まれていません。
2. ユーザ I/O 数は暫定仕様であり、変更されることがあります。
3. 2つの追加チャネルとして使用可能な差動レシーバ用の2つの差動クロック入力を含んでいます。

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