Cyclone® III ファミリでは、高度なテクノロジおよび手法を利用して、最も機能性高いデバイスを最も低いコストで提供しながら、お客様のリスクを最小限にし迅速な「Time-to-Market」を実現することができます。アルテラは 2003 年の早い時期から着実に 65nm テクノロジの開発と試験を行ってきました。
世界初の低コスト 65nm FPGA の実現に向けてアルテラが注力したポイントについて紹介します。
- 65 nm プロセス・ノードへの挑戦
- Cyclone III アーキテクチャとプロセス機能
- 開始から完了まで包括的かつ厳密に : テスト・チップからデバイスのチェックアウトまで
- 業界最強のファンダリ・パートナシップ
65nm プロセス・ノードへの挑戦
65nm プロセスでは、新たな限界に直面した半導体製造技術における製品の定義（definition）、デザイン（design）、供給（delivery）での課題があります。プロセスのばらつき、仕様上の不具合など、望ましくないディープ・サブミクロンの影響は、130nm および 90nm のチャネル長であれば対処できましたが、65nm プロセスでは製造上の課題となっています。
プロセス形状が小さいほど、製造プロセスのばらつきがデバイス動作に大きな影響を与えます。これらの変動性は、サブミクロン半導体の製造における大きな課題であり、トランジスタ同士の間隔が狭くなるほど深刻になります。レイアウトから生じる寄生抵抗および寄生容量の影響もタイミングとシグナル・インテグリティに影響を及ぼし、モデル化や解析がますます困難になるため、サブミクロン・レベルでの製造における大きなハードルとなっています。
65nm 半導体プロセスでは、消費電力低減のための対策を講じない場合、スタティック消費電力が大幅に増大する可能性があります。サブミクロン・プロセス・テクノロジでスタティック消費電力が増加する原因は、主に 65nm プロセスで使用される薄いゲート酸化膜を流れるトンネル電流、そしてサブスレッショルド・リーク（チャネルおよびドレイン - ソース間電流）などのリーク電流の増加にあります。また、消費電力の最適化をしなければ、スイッチング・トランジスタの集積度および達成可能なスイッチング周波数の上昇によって、ダイナミック消費電力が増加する可能性があります。
アルテラは、65nm 製造技術で生じる変動性と消費電力の増加によるリスクを最小化すべく、最新の強化されたアーキテクチャ、包括的なテスト・チップ、デバイス・チェックアウト・プログラム、そして業界最強のファンダリ・パートナシップなどを含めた最新手法を適用しました。
Cyclone III アーキテクチャの強化
アルテラは、異なる酸化膜厚、複数のトランジスタ・スレッショルド電圧、および low-K 低誘電体など幾つかの重要な手段を取り、 Cyclone III デバイスのスタティックおよびダイナミック消費電力を低減させます。
図 1. TSMC 65 nm プロセス
アルテラは、Cyclone III FPGA に複数の酸化膜厚を採用しており、スピードがクリティカルでないトランジスタに厚い酸化膜を使用してトランジスタに流れるリーク電流を低減し、それによってスタティック消費電力を削減します（上記の図 1 参照）。複数のスレッショルド電圧を使用することで、スピードがクリティカルでないトランジスタにはより高いスレッショルド電圧の採用が可能になり、さらにリーク電流を削減することができます。
トランジスタのゲート長およびチャネル長は、トランジスタのスピードとサブスレッショルド・リークに影響します。トランジスタの長さが 65 nm プロセスの最小ゲート長に近づくにつれて、サブスレッショルド・リーク電流が大幅に増加します。アルテラでは、性能が要求されない場合は回路のリーク電流を低減するために、より長いゲート長を使用しています。また、性能が重視される場合には、短いゲート長を使用しています。 アルテラは Cyclone III FPGA にメタル層を絶縁するための low-K 層間絶縁膜を使用しています。これによってキャパシタンスを低減させ、ダイナミック消費電力の削減にも直接つながります。
開始から完了まで包括的かつ厳密に： テスト・チップからデバイス・チェックアウトまで
アルテラは、130nm および 90nm デバイスの開発において、テスト・チップが新しい半導体プロセスのアーキテクチャとデバイス機能を早期評価および改善するための貴重なツールであることを実証しました。この戦略により、アルテラはこれらのデバイスを大量生産にスムーズに移行させることができました。2003年4 月に、アルテラは、さまざまな回路、モジュール、およびデザイン手法を慎重に評価するために設計した 11 種類のテスト・チップのうちの最初の 65 nm テスト・チップをテープ・アウトしました。
アルテラのテスト・チップ・プログラムは、業界で最も包括的なものであり、製品の発表に先立って 65nm プロセスのすべての要素を評価することができます。 アルテラは、真の特性評価および検証を行うために、テスト・チップごとに 継続的に、新たな機能およびアーキテクチャの要素を実装してきました。テスト・チップのデータの収集と解析を通じて、ランダムおよび意図的な変動による影響に対する有益な認識を得られ、それらの影響を低減または除去するためのデザインを構築することもできます。
テスト・チップで開始するプロセスは、デバイス・チェックアウトをもって完了になります。 アルテラは、開発から製造段階にかけて厳しいデバイス・チェックアウトを実施し、すべてのシリコン製品が仕様通りに動作することを確認します。チェックアウトは、IC デザイン、レイアウト、プロダクト・エンジニアリング、信頼性、およびアプリケーション・エンジニアリングなど数多くのアルテラ・チームに係わる、複数のステージで実行されます。この統一されたプロセスは、アルテラから新しいデバイス・ファミリが提供される度に使用され、改善されています。すべての製品に対してこうした厳格なテストおよびチェックアウト手順を適用することによって、アルテラは製品の確実な供給に加え、最高レベルの品質と信頼性を保証します。
業界最強のファンダリ・パートナシップ
アルテラのファンダリ・パートナである TSMC は、ファンダリ市場のリーダです。TSMC は専業ファンダリの中で、50% を超える世界市場シェアを持ち、年間の研究開発投資額は、第2位の競合他社を 55% も上回っています。これらの投資により、TSMC はリソグラフィおよび DFM （Design-For-Manufacturability）において業界の牽引役の地位を確立し、先進プロセス世代の製品提供の成功を確実にしています。
アルテラと TSMC は長年にわたり提携関係を結び、先進のプロセス・テクノロジを共に追求しています。アルテラと TSMC のパートナシップの最も重要な成果の 1つは、両社の共同努力によってアルテラ製品での欠陥密度が着実に減少したことです。シリコン・プロセスでの欠陥は避けられないものであり、新しいプロセスの初期段階では、欠陥密度がかなり高くなる場合も少なくありません。
過去 5世代のプロセスにわたって、アルテラと TSMC は欠陥密度を効率的に低減させ、更にその低減スピードも加速させました。協力して欠陥密度を減少させたことで、多くのプロセス世代の開発が進展しました。
65nm プロセスの開発にあたって、アルテラと共に TSMC とパートナ関係を持つのが、Broadcom、QUALCOMM、Freescale など他の半導体業界のリーダです。プロセス・テクノロジを牽引するこれらの主要な半導体ベンダの存在により、TSMC は専門ファンダリの中で独自の位置を占め、65nm プロセスの製造において最高の信頼性と品質を提供しています。
