Cyclone V FPGA のマルチポート・メモリ・コントローラ

マルチポート・メモリ・コントローラ・ハード IP (Intellectual Property) ブロックは、かつてないレベルの生産性と ｢Time-To-Market｣ の短縮を実現します。コマンド／データ・リオーダリングをサポートする先進機能は、DRAM インタフェースの効率を飛躍的に高めます。マルチポート・メモリ・コントローラは、タイミング・クロージャにおける設計者の負担軽減し、最大 6 個のファンクションが 1 つのメモリ・デバイスを共有することで I/O 数を削減します。これにより、基板 スペースを削減し、バス効率の向上することで、設計時間、システム・コスト、消費電力の低減を実現します。

マルチポート・メモリ・コントローラ IP には、以下の特長があります。

• コンパイル時または FPGA 動作中にユーザーによるコンフィギュレーションが可能なタイミング・パラメータ・セット
•  最大 4G ビットの外部メモリ・デバイスをサポート
•  2 つのチップ・セレクト
• メモリ幅を 8／16／24／32／40 ビットにコンフィギュレーション可能
• ハード ECC サポート (データ幅が 16 ビットおよび 32 ビットの場合)
• 最大 6 コマンド・ポートおよび最大 256 ビット・データによる柔軟なファブリック・インタフェース・ポート・コンフィギュレーション
• 2 個のコントローラを結合して仮想 x64 メモリを作成することで、より広帯域幅のアプリケーションに対応
• オート・リフレッシュやディープ・パワーダウンによって DRAM の消費電力を低減

マルチポート・メモリ・コントローラは、図1に示すように、2 つ主要のブロックで構成されています。

• マルチポート・フロント・エンド - 最大 6 つのマスタ間のメモリ・リード／ライトのアービトレーションを処理
• PHY - メモリ・コントローラとメモリ・デバイス間をインタフェースし、外部メモリとの間で実際のリード／ライト動作を実行

図 1： マルチポート・メモリ・コントローラのアーキテクチャ

マルチポート・フロント・エンドは、次のようなアービトレーションおよびリオーダリング機能を提供します。

• バス効率を高めるコマンド／データ・リオーダリング
• DRAM コマンドのアウト・オブ・オーダー実行
• 衝突検出および結果のイン・オーダー・リターン
• 絶対的優先順位と相対的優先順位の両方のスケジューリングによるダイナミックにコンフィギュレーション可能な優先順位サポート

マルチポート・メモリ・コントローラ上の PHY インタフェースは、次のようなデータ・シーケンスやタイミング・コントロールのキャリブレーション機能を備えています。

• 入力レジスタ・パス内のハード化された リード FIFO
•  I/O エレメント内の専用 DDR レジスタ
• サンプリング・ウィンドウを最適化するダイナミック・デスキュー・ディレイ (分解能は 25 ps)
• FPGA ロジックからメモリ・デバイスまでのパス全体 (リード・パスとライト・パスの両方) のキャリブレーションが可能なスキュー調整回路
• 終端インピーダンスのばらつきを抑制する On-Chip Termination (チップ内終端) キャリブレーション
• 直列終端と並列終端をスワップしてシグナル・インテグリティを最適化する On-Chip Dynamic Termination (チップ内ダイナミック終端)
• DQS 位相シフトの温度補償を可能にする DLL 遅延チェイン

Cyclone® V FPGA のマルチポート・メモリ・コントローラ・ハード IP は、DDR3、DDR2、LPDDR2、および Mobile DDR をサポートしています。Cyclone V FPGA では、これらのほか、QDR や RLDRAM など、あらゆるタイプのメモリ用のソフト・メモリ・コントローラもサポートします。メモリ・インタフェースのサポートおよび性能について詳しくは、表 1 をご覧ください。

表 1: Cyclone V のメモリ・インタフェース性能