Cyclone® V FPGA は、低消費電力、多機能性、低コストのかつてない組み合わせを提供する Cyclone ファミリの特長を伝承しています。Cyclone V FPGA の新たなオプションとして、プロセッサ、ペリフェラル、およびメモリ・コントローラで構成される ハード・プロセッサ・システム (HPS) を内蔵したタイプも用意されました。HPS は、広帯域幅インタコネクト・バックボーンでFPGA ファブリックと接続されます。HPS とアルテラの 28nm 低消費電力 FPGA ファブリックの組み合わせは、Cyclone V FPGA の柔軟性、低コスト性、および低消費電力性を持つ、アプリケーション・クラスの ARM® プロセッサ・エコシステムと性能、を提供します。
Cyclone V FPGA のコア・アーキテクチャは、以下の要素で構成されます。
- アダプティブ・ロジック・モジュール (ALM)がカラム状に配置された約 300K LE相当のロジック
- 10 K ビットのブロックとして配置された 12 M ビットのエンベデッド・メモリ（M10K）
- 1.7 M ビット以上の分散メモリ・ロジック・アレイ・ブロック (MLAB)
- 最大 770 個の 18 x 18 エンベデッド・マルチプライヤを実装可能な最大 385 個の可変精度デジタル信号処理 (DSP) ブロック
- 8 個のフラクショナルPLL (Phase-Locked Loop)
これらのロジック・リソースはすべて、30 本以上のグローバル・クロック・ツリーを持つ極めて柔軟なクロック・ネットワークと、消費電力を最適化したアルテラの高性能 MultiTrack 配線アーキテクチャによって相互接続されています。
図 1. Cyclone V FPGA アーキテクチャの特長
| 特長 | 接続性 |
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柔軟なインタフェース・サポート
Cyclone V FPGA は、ダイの左側に配置された最大 12 個の 5.0 Gbps トランシーバにより、柔軟に各種インタフェースをサポートします。図 1 に示すとおり、ロジックおよび配線コア・ファブリックは、I/O エレメントと PLL で周囲を取り囲まれています。Cyclone V デバイスには、2 個から 8 個のPLL が搭載されます。I/O エレメントは、840 MHz LVDS および 800 Mbps の外部メモリ・インタフェースをサポートします。これらの I/O エレメントにより、最大 16mA のドライブ電流に対応した 3.3V LVTTL などの主要な差動およびシングル・エンド I/O 規格をすべてサポートします。
豊富なハード IP
Cyclone V FPGA は、最大 2個の PCI Express® (PCIe®) ハード IP ブロックや、最大 2 個のハード化されたマルチポート・メモリ・コントローラなどのハード IP ブロックを備えています。ハード化された PCIe ブロックは、Gen 1 は最大 4 レーンで、または Gen 2 は 1 レーンでマルチファンクションもサポートします。マルチファンクション・サポートにより、最大 8個のペリフェラルが個別のメモリ・マップおよびコントロール・ステータス・レジスタ (CSR) を用いて 1 つの PCIe リンクを共有することが可能で、ソフトウェア・ドライバ開発の簡素化を実現します。ハード化されたマルチポート・メモリ・コントローラは、最大 6 個のマスタ間のアービトレーションが可能で、コマンド／データ・リオーダリングによって DRAM リンクの効率を最大限に高めます。
デザイン・セキュリティ
さらに、Cyclone V FPGA は 256 ビット AES (高度暗号化規格) ビットストリーム暗号化、JTAG ポート保護、内部オシレータ、回路データの無効化 (アクティブ・クリア)、CRC (Cyclical Redundancy Check) 機能など、FPGA としては最も包括的なデザイン保護により、お客様の貴重な知的財産 (IP) を保護します。
関連リンク
- Cyclone V デバイス・ファミリの概要 (英語版・PDF)
- Cyclone V FPGA トランシーバ
- Cyclone V SoC FPGA HPS
- Advance Information Briefs:
- SoC FPGA 製品概要 技術速報 (PDF)
- SoC FPGA ARM Cortex-A9 MPCore プロセッサ技術速報 (PDF)
- SoC FPGA 専用ペリフェラル 技術速報 (PDF)
