Arria® V FPGA は、コスト、性能、および消費電力の最適なバランスを提供し、デザインにおいて必要とされる最適な組み合わせを提供します。柔軟なクロック、優れたシグナル・インテグリティ(SI)、最小消費電力の10G トランシーバ、そして6G トランシーバにおいて最も豊富なトランシーバ数。これらは、Arria V FPGA が消費電力重視の高帯域幅アプリケーション向けに設計されていることを示す特長のごく一部にすぎません。
トランシーバの主な特長
- Arria V GX FPGA： 600 Mbps ～ 6.375 Gbps のデータ・レートをサポートする、最大 36 個のトランシーバ
- Arria V GT FPGA： 600 Mbps ～ 10.3125 Gbps のデータ・レートをサポートする、最大 6 個のトランシーバ
- バックプレーン・チャネル損失を補償するリニア・イコライザ
- シンボル間干渉を最小限に抑える 3 タップ・プリエンファシス
低消費電力と低システム・コストに最適化
- 6.375 Gbps時 チャネルあたりの消費電力は 90 mW
- 10.3125 Gbps時 チャネルあたりの消費電力は 135 mW
- コア／トランシーバ電源のオン・パッケージ／オン・ダイ分離によってボードの複雑さを最小化。わずか 3 個のレギュレータで Arria V システムが動作可能
強力なセットアップおよびデバッグ・ツール
- 動作中のシステムのトランシーバ・パラメータを調整するダイナミック・リコンフィギュレーション
- 複数チャネルのビット・エラー・レート (BER) を測定するパターン・ジェネレータ／チェッカー
- PMA の設定をスイープし、最適なコンフィギュレーションをレポートするオート・スイープ
柔軟なクロッキング
- 各チャネルをデータ・チャネルとして、またはクロック管理ユニット（CMU）としてコンフィギュレーション可能
- 受信クロック：受信チャネルごとにアナログ PLL ベース CDRを搭載
- 送信クロック：クロック管理ユニット(CMU)またはフラクショナル PLL(fPLL)
以下に、Arria V トランシーバを構成するブロックを示します。
図 1. Arria V トランシーバ・アーキテクチャ、PMA および PCS のブロック図
