Arria® V FPGA は、Arria FPGA シリーズの特長を伝承し、広帯域幅、低消費電力、低いシステム・コストの最適なバランスを実現する製品です。コア・アーキテクチャ、I/O、およびトランシーバ帯域幅に加え、ARM® ベースのハード・プロセッサ・システム (HPS)、マルチポート・メモリ・コントローラ、PCI Express® (PCIe®) ブロックなどのハード IP (Intellectual Property) により、ミッドレンジ・アプリケーションに求められる性能と消費電力の最適なバランスを提供します。
Arria V FPGA のコア・ロジック・アーキテクチャは、以下の要素で構成されます。
- アダプティブ・ロジック・モジュール (ALM) がカラム状に配置された最大 500K LE相当の汎用ロジック
- 10 K ビットのブロックとして配置された 23.8 M ビットのエンベデッド・メモリ(M10K)
- 合計3 M ビット以上の分散メモリ・ロジック・アレイ・ブロック (MLAB)
- 9 ～ 27 ビットの乗算精度をサポートする 1,100 個以上の可変精度 DSP ブロック
- 最大 12 個のフラクショナルPLL (Phase-Locked Loop)
これらのロジック・リソースはすべて、30 本以上のグローバル・クロック・ツリーを持つ極めて柔軟なクロック・ネットワークと、消費電力を最適化したアルテラの高性能 MultiTrack配線アーキテクチャによって相互接続されています。図 1 に、Arria V FPGA デバイスの一般的なアーキテクチャを示します。
図 1. Arria V GX FPGA アーキテクチャの特長
| 特長 | 接続性 |
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Arria V FPGA は、ダイの右側または左右両側に配置された最大 36個の 6.5 Gbps バックプレーン対応トランシーバおよび最大 6 個の 10.3125 Gbps のトランシーバにより、インタフェース・サポートにおける究極の柔軟性を提供します。デバイスの上部および下部 (上下の I/O バンク) には、1.25 Gbps LVDS、または 1,067 Gbps の外部メモリ帯域幅をサポートする I/O エレメント (IOE) が配置されています。これらの I/O エレメントにより、1.2 V ～ 3.3 V の主要な差動およびシングル・エンド I/O 規格をすべてサポートします。
また、Arria V FPGA は最大 2 個の PCIe ハード IP ブロック、そして最大 4 個のハード化されたマルチポート・メモリ・コントローラも搭載しています。ハード化された PCIe ブロックは、Gen 2のデータ・レートを 4 レーンまでサポートするほか、新たにマルチファンクションもサポートします。マルチファンクション・サポートにより、最大 8 個のペリフェラルが個別のメモリ・マップおよびコントロール・ステータス・レジスタを用いて 1 つの PCIe リンクを共有することが可能で、ソフトウェア・ドライバ開発の簡素化を実現します。ハード化されたマルチポート・メモリ・コントローラは、最大 6 個のマスタ間のアービトレーションが可能で、コマンド／データ・リオーダリングによって DRAM リンクの効率を最大限に高めます。
さらに、Arria V FPGA は 256 ビット 高度暗号化規格 (Advanced Encryption Standard、略称：AES）ビットストリーム暗号化、JTAG ポート保護、内部オシレータ、回路データの無効化 (アクティブ・クリア)、CRC (Cyclical Redundancy Check) 機能など、FPGA としては最も包括的なデザイン保護により、お客様の貴重な知的財産 (IP) を保護します。
