MAX II CPLD アーキテクチャには、他のCPLD にはない2つの独自の機能： 内蔵オシレーター、8K ビットの不揮発性 ユーザ・フラッシュ・メモリ(UFM）を搭載しています（図 1を参照）。これらの2つの機能を使用することで、以下の利点を享受できます。
- 外部コンポーネントの代わりに、これらの2つの機能を使用することで、PCB の面積およびコストを削減することが可能になります。
- 内蔵オシレーターを使って、デバイス電源の自動オン/オフを実現可能
- UFMを使って、システムに必要なパラメータや製品情報の保存が可能
図 1. UFM ブロックおよびオシレーター
オシレーター
内蔵オシレーターは、4.4 MHz （標準出力）のクロック・ソースで UFM ブロック内に配置されています。内蔵オシレーターはコンポーネント数の削減だけではなく、システムの消費電力も低減します。例えば、ポータブル・メディア・プレーヤのような産業および民生機器向けアプリケーションでは、CPLDを常にパワーオンさせる必要がありません。これらのアプリケーションには、CPLDを殆どパワーオフの状態に保持し、必要な時だけパワーオンするデザインが望ましいです。MAX II CPLDがこのようなアプリケーションに最適な理由を以下に示します。
-
内蔵オシレーターを使用して、システムの制御がなくても、デバイスを自動パワーオンとパワーオフすることが可能です。
-
CPLDをパワーオフすると、電流消費は動作する入力信号に起因するリーク電流（IDK）のみです。消費電流は僅か10μAで、従来のマクロセル・ベース CPLDのmA オーダーの消費電流と比較して、かなり低消費電力です。
-
堅牢なパワー・シーケンスを MAX II CPLDがシステムに影響を与えることなく、パワーオン/オフできます。
オシレーターの技術情報に関しては、MAX II ハンドブック の MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用 (PDF) の章をご参照ください。また、altufm_oscメガファクションは Quartus® II ソフトウェアに含まれます。
オシレータ・アプリケーション
オシレータ・アプリケーションについては、以下の資料を参照してください。
- AN 491: MAX II CPLD を使用したオート・スタート (PDF)
- AN 496: MAX II CPLD の内蔵オシレータの使い方 (PDF)
- AN 501: MAX II CPLD を使用したパルス幅変調 (PDF)
- EDN Article Calibrate the Internal Oscillator to +/-0.3% (or better) with an External Clock
ユーザ・フラッシュ・メモリ (UFM)
ユーザ・フラッシュ・メモリは、ユーザがアクセス可能でプログラム可能な8Kビットの不揮発性フラッシュ・メモリで、シリアル EEPROMのようにユーザが設定したデータを保存可能です。UFM ブロックは、MAX II デバイス内部のどのLE からもアクセス可能です。UFM ブロックは以下の機能を提供します。
- CPLD ロジック・アレイまたは JTAG 回路へのインタフェース
- 不揮発性のデータ保存 （16ビット長、全8,192ビット）
- 2つのセクタに分割され、独立して消去、読み込み、および書き込みが可能
- 内蔵オシレーターはCPLD のロジック・アレイも制御可能
- オプションの自動インクリメント・アドレス機能
- Quartus II ソフトウェアの自動 GUI 機能によるロジック・アレイへのシリアル・インタフェース。業界標準のプロトコルをサポートするオプションを提供（図 5 参照）
- I2C
- SPI （シリアル・ペリフェラル・インタフェース）
- Parallel
- なし (アルテラ・シリアル・インタフェースをデフォルトに）
一般的に使用されるアプリケーションとして、UFM 使用して、暗号化キー、PCB シリアル係数、ファームウェアのリビジョン番号、あるいはASIC、ASSP、アナログ・コンポーネント、マイクロプロセッサやマイクロコントローラを起動する初期化コードを保存できます。
UFMの技術情報に関しては、MAX II ハンドブック の MAX II デバイスにおけるユーザ・フラッシュ・メモリの使用 (PDF) の章をご参照ください。JTAG回路およびコア・ロジック付きのUFMインタフェースはデバイスへの複数の書き込み方法という柔軟性を提供します。例えば、SPI、I2C、パラレルなど標準バスとインタフェースを取りたい場合、Quartus II ソフトウェアはGUIベースのメガファンクションを通じて、自動的にインタフェースを生成できます。
ユーザ・フラッシュ・メモリ (UFM) アプリケーション
UFMアプリケーションに関する情報は 統合されたシリアル EEPROM デバイスによるコスト低減 のウェブページをアクセスしてください。
関連リンク
- MAX II 資料
- MAX II デザイン例
- リファレンス・デザインを使用したFPGA デザイン・セキュリティ
- MAX II CPLD を使って、JTAGに準拠しないフラッシュ・メモリへのコンフィギュレーション
