画期的な新しいアーキテクチャをベースにした MAX® II デバイスは、CPLD の新世代を切り拓き、CPLD の価値を再定義します。従来、CPLD はマクロセル・ベースのロジック・アレイ・ブロック (LAB) とグローバル配線マトリックスを使用して実装されていました。このアーキテクチャでは、ロジック・リソースの増加に応じて配線リソースが急激に増加するため、512 マクロセルを超える集積度に効率的に拡張できません（図 1 参照）。
高集積度という点において、ルック・アップ・テーブル（LUT）ベースの LAB とロウ/カラム配線を使用するアーキテクチャにより、ダイ・サイズおよびコストに対する効率が向上します。MAX II CPLD は LUT アーキテクチャをベースにしているため、劇的なコスト削減、インスタント・オン、不揮発性、リプログラマビリティが可能になり、CPLDでMAX II ファミリがもっとも低コストなソリューションを実現します。
図 1. 低コスト MAX II アーキテクチャによりさらに小さなダイを提供
注：
- LAB 数により配線は指数的に増加するため、ダイに対して配線面積の影響が大きくなります。
- LAB 数により配線は直線的に増加するため、ダイ・サイズの効率化を図ることが可能です。
低コスト用のデザイン
MAX II デバイスは、一般的な低コスト・パッケージの選択を始めとする、低コスト・デザイン手法で構築されています。パッド制限、スタッガード I/O パッド配置を使用することによって最小ダイ・サイズを実現できるので、I/O あたりのコストが非常に低くなります。MAX II デバイスは、I/O リング内に収まる最大数のLE (LE) と共に配置されます。LUT ベースの アーキテクチャは、制約された最小の I/O スペースで可能な限りの最大のロジック機能を提供します。
MAX II アーキテクチャ
革新的な MAX II CPLD アーキテクチャには、LUT ベース LAB のアレイ、不揮発性フラッシュ・メモリ、および JTAG コントロール回路が含まれます（図 2参照）。MultiTrack インタコネクトは、入力からロジック、ロジックから出力への最も効率的な直接接続を使用することにより、性能を最大化して消費電力を最小化するように設計されています。MAX II アーキテクチャの詳細については、MAX II デバイス・ファミリ データシート (PDF) を参照してください。
図 2. MAX II デバイスのフロアプラン
Quartus II ソフトウェアを用いてのデザイン
デザイン最適化プロセスを容易に行うために、MAX II デバイス・アーキテクチャとQuartus® II ソフトウェア・フィッティング・アルゴリズムはお互いを協調させピン・ロック・ダウンとともにtPD, tCO, tSU, そして fMAX 性能を最適化します。デザイン機能が変更されると Quartus II ソフトウェアはロックされたピン割り当ておよびプッシュ・ボタン式コンパイル・フローを使用して必要条件を満たすか、あるいは更なる性能向上を実現します。すべてのMAX II デバイスは無償のQuartus II Web Edition ソフトウェアでサポートされています。
コア電圧の柔軟性
MAX II アーキテクチャは MultiVolt コアをサポートしているため、MAX II デバイスは 1.8 V、2.5 V、または 3.3 V で動作することができます。 電源電圧に応じて 3つの製品ファミリを選択できます (表 1 と図 3 参照)。 これにより、電源レール数を最小にし、ボードレベル・デザインを単純化することができます。
表 1. 電源電圧とデバイス
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電源電圧 |
MAX II オーダリング・コード サフィックス |
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3.3 V |
なし |
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2.5 V |
なし |
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1.8 V |
G または Z |
図 3. MultiVolt コア電圧における動作
注：
- VCCINT = 1.8 V の場合レギュレータをバイパスします。
MAX II デバイスはアルテラの MultiVolt I/O インタフェース機能もサポートしています。これにより、1.5 V、1.8 V、2.5 V または 3.3 V ロジック・レベルで他のデバイスにシームレスでインタフェースすることができます（図 4 参照）。EPM240 および EPM570 デバイスには 2個の I/O バンクが、EPM1270 および EPM2210 デバイスには 4個の I/O バンクがあります。各バンクには個別の VCCIO を供給できます。
図 4. MultiVolt I/O 機能
