低価格で低消費電力、多機能という特徴を兼ね備えたアルテラの MAX® V CPLD は、最高水準の市場価値(バリュー)を提供します。実績のある不揮発性アーキテクチャと業界最大レベルの集積度を備える MAX V は、競合 CPLD よりトータル消費電力を最大 50% 低減しつつ、優れた新機能を実現します。
MAX V デバイスは、ワイヤライン通信、ワイヤレス通信、産業機器、コンシューマ、コンピュータ/ストレージ、放送機器、軍用の各分野の汎用デザインや、消費電力/スペースの制約が厳しいデザインにも最適です。MAX V CPLD は、従来 ASIC、ASSP、FPGA、あるいはディスクリート・ロジック・デバイスで実装されていた多種多様なアプリケーションに使用されています。
表 1 に MAX V デバイス・ファミリのメンバと特長の概要を示します。
| 表 1. MAX V CPLD ファミリの概要 | |||||||
| 特長 | 5M40Z | 5M80Z | 5M160Z | 5M240Z | 5M570Z | 5M1270Z | 5M2210Z |
|---|---|---|---|---|---|---|---|
| ロジック・エレメント（LE）数 | 40 | 80 | 160 | 240 | 570 | 1,270 | 2,210 |
| 標準等価マクロセル数 | 32 | 64 | 128 | 192 | 440 | 980 | 1,700 |
| LE RAM (1) | ○ | ○ | ○ | ○ | ○ | ○ | ○ |
| ユーザー・フラッシュ・メモリ（ビット数） | 8,192 | 8,192 | 8,192 | 8,192 | 8,192 | 8,192 | 8,192 |
| グローバル・クロック/コントロール・ピン | 4 | 4 | 4 | 4 | 4 | 4 | 4 |
| 内蔵オシレータ | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| デジタル PLL (2) | ○ | ○ | ○ | ○ | ○ | ○ | ○ |
| 最大ユーザー I/O ピン数 | 54 | 79 | 79 | 114 | 159 | 271 | 271 |
| デバイス出荷状況 | 出荷中 | 出荷中 | 出荷中 | 出荷中 | 出荷中 | 出荷中 | 出荷中 |
- 未使用の LE はメモリに転用できます。使用可能な LE RAM 総ビット数は、インスタンス化されたメモリのコンフィギュレーション（メモリ・モード、深さ、および幅）によって異なります。
- デジタル PLL は、未使用の LE にインスタンス化できるオプション IP（intellectual property）です。
表 2 に MAX V CPLD のパッケージと使用可能なユーザー I/O 数の概要を示します。
| 表 2. MAX V CPLD パッケージと最大ユーザー I/O ピン数 (1) | |||||||
| パッケージ・サイズ | 5M40Z | 5M80Z | 5M160Z | 5M240Z | 5M570Z | 5M1270Z | 5M2210Z |
|---|---|---|---|---|---|---|---|
| 64 ピン MBGA (4.5 mm x 4.5 mm) (2) |
30 | 30 | - | - | - | - | - |
| 64 ピン EQFP (7 mm x 7 mm) |
54 | 54 | 54 | - | - | - | - |
| 68 ピン MBGA (5 mm x 5 mm) (2) |
- | 52 | 52 | 52 | - | - | - |
| 100 ピン TQFP (14 mm x 14 mm) |
- | 79 | 79 | 79 | 74 | - | - |
| 100 ピン MBGA (6 mm x 6 mm) (2) |
- | - | 79 | 79 | 74 | - | - |
| 144 ピン TQFP (20 mm x 20 mm) |
- | - | - | 114 | 114 | 114 | - |
| 256 ピン FBGA (17 mm x 17 mm) (3) |
- | - | - | - | 159 | 211 | 203 |
| 324 ピン FBGA (19 mm x 19 mm) (3) |
- | - | - | - | - | 271 | 271 |
注：
MBGA: Micro FineLine BGA
EQFP: Plastic Enhanced Quad Flat Pack
TQFP: Thin Quad Flat Pack
FBGA: FineLine BGA
MAX V デバイスは、 VCCINT ピンに 1.8 V を供給することで動作します。この外部電源はデバイス・コアに直接供給され、それによってダイナミック消費電力とスタティック消費電力を低く抑えています。また、MultiVolt I/O インタフェース（VCCIO）により、1.2 V、1.5 V、1.8 V、2.5 V、および 3.3 V 電圧レベルを使用する各種 I/O 規格を柔軟にサポートできます。
表 3 に MAX V CPLD が対応するスピード/温度グレードを示します。
注 1：オートモーティブ・グレードの詳細については、アルテラの販売代理店までお問い合わせください。
特長
MAX V CPLD は、全体のコスト削減、デザインの使いやすさ、システム統合など、利益に直接つながる特長を備えています（表 4 参照）。
| 表 4. MAX V の主な特長 | |
| 特長 | 説明 |
|---|---|
| コスト最適化 | MAX V CPLDは、低コスト 0.18 μm 製造プロセスと最先端の低コスト・パッケージング技術の組合せによって製造されます。 |
| 低消費電力 | MAX V CPLD は、トータル消費電力が同等集積度の競合 CPLD の半分程度であるため発熱が少なく、しかもバッテリ寿命の延長が可能です。 |
| 内蔵オシレータ | MAX V CPLD は、シンプルなクロック・ソースとして使用できるオシレータを内蔵しています。そのため、外部ディスクリート・タイミング・デバイスが不要で、BOM コストの削減につながります。 |
| 迅速なパワー・オン/リセット | MAX V CPLD は 50 μs 以下の高速パワー・オン/リセットが可能なため、PCB 上の他のデバイスの消費電力管理、電源シーケンス制御、電源監視に最適です。 |
| リアルタイム・イン・システム・プログラマビリティ（ISP） | MAX V CPLD は、CPLD の動作中に別のコンフィギュレーション・イメージをアップデートすることができます。 |
| I/O 機能 | MAX V I/O はホット・ソケット対応で、LVTTL、LVCMOS、PCI、および LVDS 出力インタフェース規格のほか、バス・フレンドリーなオプション（ピンごとの出力イネーブル、シュミット・トリガ、スルー・レート・コントロールなど）もサポートしています。 |
| グリーン・パッケージ | 最新のハロゲン化物フリー要件に適合した有鉛品と RoHS 準拠品がすべてのパッケージ（EQFP、TQFP、MBGA、FBGA）に用意されています。(1), (2), (3), (4) |
| パラレル・フラッシュ・ローダ (英語版・PDF) | MAX V CPLD は JTAG ブロックを装備しており、パラレル・フラッシュ・ローダ IP メガファンクションを使用してディスクリート・フラッシュ・メモリ・デバイスなどの外部 JTAG 非準拠デバイスをコンフィギュレーションできます。 |
| インダストリアル温度範囲のサポート | MAX V デバイスは、さまざまな工業用アプリケーションや他の温度に敏感なアプリケーションに要求される -40°C～ +100°C（接合部）のインダストリアル温度範囲仕様をサポートします。 |
