MAX® V デバイスは、実績のある MAX II アーキテクチャを継承しており、インスタント・オン、不揮発性といった CPLD の特性と、PLL（Phase-Locked Loop）、オンチップ・メモリ、内蔵オシレータなど、一般的なFPGAが持つ 先進的な機能も兼ね備えています。
低コストの実現
MAX V CPLD は、低コストな製造プロセスと一般的な低コスト・パッケージの組合せを使用して構築されています。パッド制限、スタッガード I/O パッド配置を使用することによって最小ダイ・サイズを実現できるので、I/O あたりのコストが非常に低くなります。
MAX V アーキテクチャ
革新的な MAX V CPLD アーキテクチャには、ロジック・エレメントのアレイ（LAB 単位でグループ化された LE）、メモリ・リソース（LE RAM および不揮発性フラッシュ）、デジタル PLL、グローバル信号（クロックまたはコントロール信号）、および豊富なユーザー I/O が含まれます（図 2 参照）。MultiTrack インタコネクトは、入力からロジック、ロジックから出力への最も効率的な直接接続を使用することにより、性能を最大化して消費電力を最小化するように設計されています。MAX V アーキテクチャの詳細については、MAX V デバイス・ファミリ データシート（PDF）を参照してください。
図 1. MAX V CPLD デバイスのフロアプラン
Quartus II 開発ソフトウェアを使用したデザイン
デザイン最適化プロセスを容易に行うために、MAX V CPLD デバイス・アーキテクチャと Quartus® II 開発ソフトウェア・フィッティング・アルゴリズムはお互いを協調させピン・ロック・ダウンとともに tPD、tCO、tSU、および fMAX 性能を最適化します。デザイン機能が変更されると Quartus II ソフトウェアはロックされたピン割り当ておよびプッシュ・ボタン式コンパイル・フローを使用して必要条件を満たすか、あるいは更なる性能向上を実現します。MAX V CPLD デバイスはすべて、無償の Quartus II ウェブ・エディション ソフトウェアでサポートされます。
I/O 電圧の柔軟性
MAX V CPLD アーキテクチャは、MultiVolt I/O 機能をサポートしています。これにより、各 I/O バンクを別の I/O 電圧で動作させて他のデバイスとシームレスに接続することが可能です。デバイス・コアへの電源供給は、単一の 1.8-V 外部電源（VCCINT）で行います。そのため、ダイナミック消費電力とスタンバイ消費電力を低く抑えながら CPLD 機能を実現できます。
低集積度製品には 2 個の I/O バンク、高集積度製品には 4 個の I/O バンクがあります。各バンクには個別の VCCIO リファレンス電圧を供給できます。
図 2. MultiVolt I/O 機能
