アルテラのHardCopy® V ASICは、FPGAプロトタイプ・デザインを量産に移行する際に、トータル・コスト、リスク、消費電力を最小限に抑えます。
HardCopy V ASICは、Stratix® V FPGAとパッケージ、ピン、シグナル・インテグリティに互換性があるため、他のASICメソドロジと比較して、製品を9～12ヶ月早く出荷できます。
単一デザイン環境
Quartus® II 開発ソフトウェアを使用して、1つのデザイン、1つの RTL （Register Transfer Level）、1つの IP セットで、FPGA と ASIC 両方の実装を開発することができます。Stratix V FPGA でシステムのシームレスなプロトタイピングが可能となり、ASIC デザインのハンドオフに先駆けて量産化の準備を十分に整えることができます。アルテラの HardCopy デザイン・センターでは、低コストかつ低消費電力で Stratix V FPGA と機能的に等価な、ピン互換の HardCopy V デバイスを実績のあるターンキー・プロセスで開発しています。このメソドロジは単に開発期間の短い ASIC 開発であるだけでなく、究極のシステム開発メソドロジです。
最小のリスクと最小のトータル開発コストの両方を実現
TSMCとのパートナーシップは、高い歩留まり、製造の容易さ、高い信頼性を提供する HardCopy V ASIC での量産において非常に有益であることが実証されました。トランシーバ、I/Oセル、PLL （Phase-Locked Loop）、SRAM など、すべてのビルディング・ブロックが一連のテスト・チップにより検証されます。トランシーバおよびその他の IP ブロックは、Stratix V FPGA と HardCopy V ASIC の間で同一のものが使用されています。HardCopy のバックエンド・プロセスでは、すべてのテスト回路の挿入とテスト・プログラムの生成を実施し、縮退故障 （Stuck-at fault） と遅延故障 （Delay fault） に対し優れたカバレッジを提供します。この結果、アルテラはディープ・サブミクロン ASIC において、最もリスクの低いアプローチを提供します。
アルテラのシステム開発メソドロジでは、標準的なハードウェア／ソフトウェア・システム・デザインに要する期間を9～12ヶ月短縮することができます。このシステム開発メソドロジでは、テストに配慮したデザイン、製造に配慮したデザイン、および歩留まりに配慮したデザインに加え、これらのデザインに必要なツールおよび時間を排除することによっても、エンジニアリング・コストを大幅に低減します。これらのコスト削減に加え、低い NRE によりトータル・コストを最小化します。
