HardCopy® III ASIC は、Stratix® III FPGA をベースとしたシームレスなプロトタイピングを可能とするベース・ダイ上に構築されます。まず、Stratix III 互換の I/O モジュール・リングを使用して、HardCopy III ファミリのベース・メンバが決定されます。ベース・ダイには、 I/O バッファ、クロック・ネットワーク、フェーズ・ロックド・ループ（PLL）、DLL、M9K、M144K メモリ・ブロックなど、Stratix III FPGA と同等なハード IP（Intellectual Property）ブロックが組み込まれています。その他のダイ領域には、ロジック、デジタル信号処理（DSP）ファンクション、分散 MLAB メモリを構築するための実証済みの微細 HCell が敷き詰められています。その結果、システム・ボード上の Stratix III FPGA と直接置き換え可能な ASIC が作成されます。図 1 に HardCopy III のアーキテクチャを示します。
図 1. HardCopy III ASIC のアーキテクチャ
アルテラの Quartus® II 開発ソフトウェアは、HardCopy ASIC とプロトタイピング用 FPGA の両方に対応した、業界唯一の 「デザイン・ワンス」 ツールを提供しています。設計者は、1 つのレジスタ・トランスファ・レベル（RTL）デザイン、1 セットのタイミング制約、1 セットの IP、1 つのデザイン・ツールを使用して、2つのデバイスの設計を行います。さらに、Design-For-Test、Design-For-Manufacturing、Design-For-Yield それぞれの専用回路が、HardCopy シリコンのベース・レイヤおよびメタル構造にあらかじめ組み込まれています。テストに配慮したデザインや製造に配慮したデザイン、歩留まり向上を目指すデザインのために時間とコストを費やす必要はありません。その結果、業界で最も低いリスクおよびトータル・コストを実現した ASIC が提供され、「Time-to-Market」 および 「Time-to-Profit」 が短縮される利点も提供されます。
