HardCopy® メソドロジの強みは、アルテラの Quartus® II 開発ソフトウェア・スイートと、設計のフロントエンドでの FPGA をベースとしたシームレスなプロトタイピング・デザイン・プロセスにあります。HardCopy III ASIC デザインでは、まずデザインのターゲットを、最新版の Quartus II デザイン・ソフトウェアで適切な Stratix® III FPGA に絞り込むことから始めます。クラス最高の性能、集積度、および低消費電力の Stratix III FPGA を使用して、直ちにプロトタイプの作成を開始することができます。
Quartus II ソフトウェアは、1 つのレジスタ・トランスファ・レベル（RTL）と 1つの IP（Intellectual Property）セットを 2つのデバイスの設計に使用できる、業界唯一の真の「デザイン・ワンス」開発ツールです。表 1 に示すように、Quartus II ソフトウェアは、デザインの開始から HardCopy ASIC ネットリストのハンドオフまで、高度に統合された完全なフロントエンド・デザイン環境を提供します。Quartus II ソフトウェアで Synopsys Design Constraint （.sdc） ファイルをサポートすることにより、正確な合成およびスタティック・タイミング解析だけでなく、Synopsys 社の PrimeTime など、バックエンド・デザイン・ツールとの総合的な互換性も提供されます。
| 表1. Quartus II ソフトウェアでの HardCopy ASIC 機能のサポート | |
| 機能 | 説明 |
|---|---|
| 論理合成 |
Quartus II Integrated Synthesis （QIS）は、最適な結果を達成するために、幅広い HDL 言語、最先端の合成オプション、コンパイラ指示文（条件）をサポートします。 |
| フィジカル・シンセシス | 迅速なタイミング・クロージャを可能にし、HardCopy III デバイスに対してのみならず、プロトタイピング用 Stratix III デバイスにおいても高い性能を実現します。 |
| シミュレーション | ModelSim® -Altera®ツールは、動作シミュレーションと、VHDL や Verilog テストベンチをサポートします。 |
| スタティック・タイミング解析 | TimeQuest タイミング・アナライザで Synopsys Design Constraint をベースとしたスタティック・タイミング解析を実行し、デザインのハンドオフまでににタイミング・クロージャを達成します。 |
| 配置配線 | バックエンドの最終タイミング結果と、厳密なタイミングの相関性を確保するため、詳細配置およびグローバル配線を実行します。 |
| インクリメンタル・コンパイル | デザインのコンパイル時間を最大 70% 短縮し、他の領域に手を加えず、デザイン・パーティション内で、デザインの最適化に集中することでタイミング・クロージャを改善します。 |
| フォーマル検証 | HardCopy のゲートレベル・ネットリストを FPGA ネットリストと比較するためのビルトイン等価性チェック。また、Cadence 社の Conformal ソフトウェアを使用した RTL 対ネットリストの等価性チェックもサポートします。 |
| ピン・プランニング | ピン配置を割り当て、ピン・アサインメントの妥当性を検証します。 |
| 消費電力見積り | PowerPlay 消費電力解析および最適化テクノロジーは、デザインのコンセプト・レベルから実装まで消費電力の効果的な管理を支援します。 |
| SOPC Builder | システムの迅速かつ簡単な構築とエンベデッド・システムの評価を可能にします。 |
| Nios II IDE | 業界で最も人気のあるコンフィギュレーション可能な Nios® II エンベデッド・プロセッサのための統合デザイン環境。 |
| HardCopy Advisor | アルテラの HardCopy デザイン・センターへハンドオフされる設計データを作成するガイドラインを提供します。完了済みのタスクおよび未完了のタスクをレポートします。 |
アルテラでは、HardCopy III ASIC でデザインを開始するために、以下のようなリソースを提供しています。
- HardCopy シリーズ・ハンドブック のダウンロード
- Stratix III デバイス・ハンドブック のダウンロード
- Quartus II ソフトウェア のダウンロード
詳しくは、アルテラまたは代理店、販売店にお問い合わせください。
