HardCopy II デザイン・プロセス

アルテラの Quartus® II ソフトウェアは、Stratix® II FPGA からピン互換のHardCopy® II ASIC へのシームレスなマイグレーションを可能にします（表1参照）。HardCopy II ASIC とピン互換の Stratix II デバイスを選択し開発作業を進めることで、迅速なインシステム・テストおよびプロトタイプの作成が可能となります。

表 1. Quartus II ソフトウェアでの HardCopy II のサポート
特長	説明
インクリメンタル・コンパイル	デザインのコンパイル作業における繰り返し時間を最大 70% 削減し、タイミング・クロージャを向上させます。これにより、設計者は特定のパーティションを最適化しながら、他のパーティションをそのまま維持することで性能を維持することが可能です。
タイミング解析	TimeQuest タイミング・アナライザもしくはQuartus II クラシック・タイミング・アナライザの使用が可能です。ＴimeQuest タイミング・アナライザは、ASIC業界で採用されているアルテラの新しい次世代ツールで、業界照準のSDC (Synopsys Design Constraint) ベースイのタイミング解析手法をサポートします。HardCopy デザイン・センタは、最終的なタイミングの結果を提供します。
消費電力見積り	PowerPlay 消費電力解析および最適化テクノロジは、デザインのコンセプトから実現までのダイナミック、スタティック両方の消費電力を正確に解析、そして最適化を行います。
HardCopy II Advisor	HardCopy II デザインを適切にアルテラの HardCopy デザイン・センタに提出するための開発ガイドラインを提供する。デザインフローにおける完了済みタスクおよび未完了のタスクがレポートされる。
HardCopy II コンパニオン・デバイスの割り当て	Stratix II デバイスからマイグレーションされる HardCopy II デバイスを設定する。また、Stratix II FPGA プロトタイプのピンおよびリソースを制約して、FPGA デザインが HardCopy II デバイスと確実に互換性がとれるようにする。
HardCopy II デバイス・リソース・ガイド	デザインを正常にコンパイルするのに必要なリソースと各種 HardCopy II デバイスで利用可能なリソースを比較する。
Design Assistant	スムーズなマイグレーションを可能にするために、デザインが HardCopy デザイン・ルールに準拠していることを確認する。
フロアプラン	HardCopy II デザインのフィッタ配置結果の暫定的なフロアプラン・ビューを表示する。
フォーマル検証	レジスタ・トランスファ・レベル（RTL）ソース・ファイルと HardCopy II ゲートレベル・ネットリスト・ファイルとを比較するフォーマル検証を実行できる。ケイデンス社のEncounter Conformal ソフトウェアがサポートされる。
HardCopy II コンパニオン・リビジョンの比較	Stratix II デザインと HardCopy II デザインの機能とコンパイル設定が一致することを確認する。
ハンドオフ・レポート	デザイン・レビュー・プロセスで、HardCopy デザイン・センタが使用するレポートを生成する。
デザインのアーカイブ	HardCopy デザイン・センタに渡すために必要なデザイン・プロジェクト・ファイルをアーカイブする。
Chip Planner	HardCopy II リビジョンを再コンパイルすることなく、デザイン・ロジック・ファンクション、IO セル特性、およびフェーズロック・ループ（PLL）設定の変更が可能。
フィジカル・シンセシス	迅速なタイミング・クロージャを可能にし、HardCopy II デバイスでコンパニオン FPGA デバイスを上回る性能を達成する。
BSDL ファイル・ダウンロード	アルテラ・デバイスのテストに使用する BSDL ファイルについての情報。

開発フローの選択

Stratix II FPGA と HardCopy II コンパニオン・デバイスをまとめて一つの Quartus II プロジェクトとしてデザインするための方法として、 2 通りの方法があります（図 1 参照）。アルテラは唯一 FPGA プロトタイプから ASIC を開発するための、シンプルで、統一されたデザイン・プロセスを提供しています。

HardCopy II ファースト・フロー: デザインを最初に HardCopy II にコンパイルし、次に Stratix II FPGA コンパニオン・デバイスを選択して、イン・システム検証のためのデザインのプロトタイプを作成します。このフローは、スタンダード・セル ASIC フローでは一般的な機能上のバグに起因するリスピンのリスクを回避するのに役立ち、FPGA イン・システムを使用した早期ソフトウェア協調デザインを可能にします。このフローは以下の場合に使用します。

デザインを ASIC に実装することが目的
大量生産が期待され、低ユニット・コストが必要
デザインの機能が安定しており大幅な変更の予定がない
HardCopy II　デザインが FPGA プロトタイプよりも高性能または低消費電力、あるいはその両方を必要とする

Stratix II ファースト・フロー: デザインを最初に Stratix II FPGA にコンパイルし、次に HardCopy II コンパニオン・デバイスに移行します。このフローにより、最初に Stratix II FPGA を市場に出荷し、次にデザインを HardCopy II に移行してコストを削減します。このフローは以下の場合に使用します。

開発コストを抑え FPGA の柔軟性を最大限活用する
カスタマ・フィードバックの結果を待って、デザインのアップグレードを見込む
コスト削減が妥当かつ必要なときに、デザインを HardCopy II デバイスに変換する

図 1. Quartus II ソフトウェアでの HardCopy II フロー

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Quartus II ソフトウェアにより、簡単に Stratix II FPGA デザインから HardCopy II ASIC デザインを生成したり、ファイルをアルテラの HardCopy デザイン・センタにハンドオフできます。以下に、Stratix II ファースト・フローを使用して、Quartus II ソフトウェアに HardCopy II デザインを実装する際の主なステップを示します（図 2から5を参照ください）。