HardCopy® II ASIC は、アルテラの他の製品と同様に、デザインに対して可能な最高のパワーを発揮するように設計されています。リーク電流を低減するために、未使用のブロック、RAM、ロジック、およびフェーズロック・ループ（PLL）はすべて電源レールから除去されます。アクティブ消費電力については、HardCopy II デバイスのクロック回路とハードワイヤード・ロジック接続によりダイナミック消費電力が低減されます。
図 1 に、全消費電力の構成要素を示し、HardCopy II ASIC と対応する Stratix® II FPGA プロトタイプ間の相対値を掲載しています。
図 1. 消費電力の比較
図 1 から分かるように、I/O と RAM/DSP の消費電力は、一般的に Stratix II FPGA と HardCopy II ASIC では同じです。ダイナミック（クロック/ロジック）消費電力は劇的に減少し、リーク電力も大幅に低減されます。これは未使用エレメントがすべて電源レールから除去されているためです。
HardCopy II ASIC では、50 パーセント以上消費電力を削減できます。
低消費電力の利点
カスタム・ロジック・デバイスの消費電力を低減することにより、以下を含む多くのアプリケーションでさまざまな利点が得られます。
- ポータブルまたはハンドヘルド・バッテリー駆動装置
- スペース制約やその他発熱に厳しい環境
- 冷却システムがコストに見合わない価格重視のアプリケーション
HardCopy II デバイス・ファミリは、アルテラがリードする最小消費電力のカスタム・ロジック・デバイスの一例にすぎません。アーキテクチャとシリコンの改良という総合的なアプローチ、最新の半導体プロセス・テクノロジ、および完全な消費電力管理ツールを組み合わせることによって、アルテラは卓越したパワー・テクノロジの提供でリードし続けます。
正確な消費電力の見積もりおよび解析
アルテラは、最も正確かつ完全な消費電力管理設計ツールで、デザイン・コンセプトから実装に至るまで消費電力の見積もりおよび解析をサポートします。アルテラは 85℃ およびワースト・ケースのシリコン条件における消費電力の見積り値をツール・スイートで提供する唯一のプログラマブル・ロジック・ベンダであり、正確な消費電力解析を提供します。アルテラは以下の消費電力見積もりおよび解析リソースを提供します。
PowerPlay Early Power Estimator (EPE) はデザイン・コンセプト段階で使用し、PowerPlay Power Analyzer はデザイン実装段階で使用します。PowerPlay Early Power Estimator は、デバイスおよびパッケージの選択、動作条件、およびデバイス使用率に基づき、早期の消費電力の解析を可能にするスプレッドシート・ベースの解析ツールです。
PowerPlay Power Analyzer は、実デザインの配置配線およびロジック・コンフィギュレーションを使用するだけでなく、シミュレーション・データを利用して非常に正確にダイナミック消費電力を見積もることができます。Power Analyzer は、正確なデザイン情報を入力することにより、通常±10%精度の見積もり値を提供できます。Quartus II PowerPlay パワー解析モデルは、実際のシリコン測定値との相関が取れています。アルテラは、5,000 以上のさまざまなテスト・コンフィギュレーションを使用して Stratix FPGA/HardCopy ASIC シリーズ・デバイス内の各回路構成の消費電力を測定します。それぞれのコンフィギュレーションは、特定のモードにおいて FPGA の単一回路構成を測定します。
Quartus II の消費電力の最適化
デザイン実装の詳細設定により、性能の向上、エリアの低減、および消費電力の削減を達成できます。従来、性能と面積のトレード・オフは、配置配線デザイン・フローを通して RTL （レジスタ転送レベル）内で自動化されてきました。アルテラは消費電力最適化機能をデザイン・フローに取り入れるリーダシップを取っています。Quartus II 開発ソフトウェアは、アルテラ製品のアーキテクチャの改良と併せて、消費電力ソリューションにおけるリーダシップを維持し続けています。
Quartus II ソフトウェアは、HarcCopy II アーキテクチャを利用して消費電力を低減する、多数の自動最適化機能を備えており、ユーザは意識する必要無くこれらの機能を活用できます。
- 主要な機能ブロックの変換
- 消費電力を削減するユーザ RAM のマッピング
- ダイナミック消費電力を削減するためのロジックの再構築
- ロジック入力を適切に選択し、トグル率の高いネットのキャパシタンスを最小化
- コア・ロジック面積の削減および配線の最適化で 配線におけるダイナミック消費電力を削減
- 配置の変更によってクロック消費電力を削減
