RELEASE DATE: 2007年1月23日

アルテラ・コーポレーション（本社：米国カリフォルニア州サンノゼ、社長兼CEO：ジョン・デイナ、日本法人： 東京都新宿区西新宿、代表取締役社長：日隈 寛和、NASDAQ：ALTR）は本年1月23日、アルテラの Stratix® II GX FPGA でシグナル・インテグリティ設定を推測するための PELE （Pre-emphasis and Equalization Link Estimator）技術を、EDA パートナ企業を通じて提供することを発表しました。

メンター・グラフィックス コーポレーション（以下メンター・グラフィックス）は、PELE をツール・フローに統合した初の EDA パートナ企業です。当初はアルテラ社内のシグナル･インテグリティ専門家のみが利用可能であった PELE がメンター・グラフィックスHyperLynx ツールに統合されたことで、ハイスピード・デザイン設計者は、ラボのテスト・ベンチで性能の検証に数ヶ月要していた所を、数時間でシステム性能をシミュレートおよび予測できるようになります。

アルテラのハイエンド FPGA 製品プロダクト・マーケティング担当シニアディレクタのデビッド・グリーンフィールド（David Greenfield）は、「 PELE を当社の EDA パートナ企業のデザイン･ツールに統合することは、顧客によるマルチギガビット・トランシーバの迅速なデザインを可能にし、製品の早期市場投入を実現する上で重要な一歩となります。当社は、顧客が可能な限り最も生産性の高い方法で次世代システムを開発することを支援するツールを提供していくことに取り組んでいます」と述べています。

PELE 技術の仕組み

包括的な Stratix II GX マルチギガビット・トランシーバの MATLAB ベース・モデルを使用する PELE 技術は、各チャネル特性に最適なシグナル･インテグリティ設定推定値を検出するために、顧客のシリアル･チャネルを個別に検出または計測した周波数領域特性を使用します。これにより、600 Mbps から 6.375 Gbps の間で動作する最大 20 個の低消費電力トランシーバを統合する Stratix II GX FPGA に最適化されたシグナル・インテグリティ設定を測定する際に、ユーザ自らが推測する必要がなくなります。

メンター・グラフィックスのマーケティング担当ディレクタのダン・ボンセラ（Dan Boncella）氏は、「当社の HyperLynx とアルテラの PELE 技術の融合は、最先端システムを設計するための先進ツールを両社のお客様にご提供します。これらの機能により、ユーザはシステム性能を最適化すると共に、デザイン・サイクル期間を短縮することができます」と述べています。

ユーザは、HyperLynx デザイン・ツールにより、Molex Incorporated の新しい I-Trac バックプレーン・システムなどの回路ボードおよびバックプレーン・レイアウトから、高速インターコネクトの周波数領域 S パラメータ特性を検出することができます。アルテラの PELE 技術がメンター・グラフィックスのデザイン・フローに組み込まれたことで、ファイル互換性が保証されます。PELE は直接、HyperLynx または顧客が計測したデータから周波数領域 S パラメータ・ファイルをインポートし、メンター・グラフィックスの ELDO アナログ・シミュレータを直接設定することで、著しい生産性の向上とデザイン･リスクの軽減を実現します。ユーザはその後、Stratix II GX ELDOモデルの出力を利用できるようになり、短期間で数千億ビット以上ものビット･エラー・レート（BER）を高速で予測することができます。

「Design Con 2007」 への出展

アルテラおよびメンター・グラフィックスのシグナル･インテグリティ・ツールについて解説した 2 つの技術文書が、2007年1月29日から2月1日まで米国カリフォルニア州サンノゼで開催される 『DesignCon 2007』 で発表されます。PELE について解説する "Equalization Challenges for 6-Gbps Transceivers Addressed by PELE – A Software-Focused Solution" と題された技術文書は、1月30日火曜日 午前9:20より発表されます。アルテラ、メンター・グラフィックス、および Molex Incorporated が共同で執筆した "Pre-Emphasis and Equalization Parameter Optimization With Fast , Worst-Case/Multibillion-bit Verification" は、これまでにないシームレスなシグナル･インテグリティ向けツール･フローについて解説するもので、1月31日水曜日 午前9:30より発表されます。アルテラの Stratix II GX FPGA 、メンター・グラフィックスの PELE 対応 HyperLynx ツール、および Molex の I-Trac コネクタ・ソリューションのデモンストレーションは、各社ブース（ブース番号 503、604、301）で行われます。

Stratix II GX FPGA の詳細情報は、アルテラの Web サイト（ www.altera.com/stratix2gx　日本語：www.altera.co.jp/stratix2gx ）に掲載されています。PELE の詳細情報は、www.altera.com/pele （日本語：www.altera.co.jp/pele ）に掲載されています。

アルテラ・コーポレーションについて

アルテラのプログラマブル・ソリューションは、顧客企業に迅速かつコスト効率に優れた技術革新、他社製品との差別化をもたらし、顧客最終製品の市場におけるシェア拡大を実現します。アルテラに関する詳細情報は、同社Webサイト（ www.altera.com　日本語： www.altera.co.jp ）に掲載されています。

Altera、The Programmable Solutions Company、アルテラロゴ、弊社特定デバイスの定義、およびその他の商標ならびにサービス・マークを意味する語彙は、特記されていない限り、すべてアルテラ・コーポレーションの米国及びその他の国における登録商標、商標またはサービス・マークです。その他記載されている製品名あるいはサービス名は各所有企業に帰属します。