RELEASE DATE: 2011年5月10日

アルテラ・コーポレーション （本社：米国カリフォルニア州サンノゼ、社長兼CEO： ジョン・デイナ、日本法人： 東京都新宿区西新宿、代表取締役社長： 日隈 寛和、NASDAQ： ALTR） は、米国時間5月9日 （日本時間：5月10日）、CPLD、FPGA、HardCopy® ASIC デザインにおいて、業界で最も優れた性能と生産性を実現する開発ソフトウェア 「Quartus® II」 の最新バージョン、「Quartus II v11.0」 をリリースいたしました。当バージョンは、アルテラの次世代システム統合ツールである Qsys の製品版を搭載しています。この新しい Qsys は、FPGA に最適化されたネットワーク・オン・チップ （NoC）・ベース・インタコネクト機能を持ち、SOPC Builder ツールと比較して、最大 2 倍のインタコネクト性能を実現しています。Qsys は、大規模 FPGA 設計に対してシステム拡張性を向上させ、Avalon や、ARM 社の AMBA® AXI™ などの業界標準インタフェースのサポートを可能にしました。

Qsysは NoC ベース・インタコネクトを使用することで、従来のバスやスイッチ・ファブリック・アーキテクチャと比較して、より高性能なシステムを実現します。Quartus II v11.0 において提供される PCIe to DDR3 リファレンス・デザインにより、Qsys を用いて実現できる高性能なインタコネクト機能を確認することができます。このリファレンス・デザインは、メモリ・マップド PCIe Gen2x4 エンドポイントと外部 DDR3 メモリ間で、1,400MB/s を超えるスループットを達成しました。また、自動的にパイプライン化する NoC ベース・インタコネクトを使用し、迅速かつ簡単にデータ転送するために、データをパケット化します。さらに、トランザクション・レイヤ・パケット (TLP) のエンコーディング/デコーディング・ロジックの開発が不要になり、PCIe プロトコル・インタフェースをシンプルにできます。これらによって、アルテラが提供する PCIe IP コアにより開発期間を大幅に短縮できることを実証します。このリファレンス・デザインは、アルテラのウェブサイトの Qsys ページ www.altera.co.jp/qsys から入手できます。

Qsys の階層構造設計フローを活用することで、設計者は拡張性の高い大規模システムを開発することができます。階層構造を使用して、設計者は多数の IP コアやシステム部品を持つ大規模 FPGA 設計をより小さなサブシステム群に分割することができます。Qsys の階層構造設計フローにより、設計者は、システム性能へのインパクトを最小限にとどめながら新たにサブシステムを追加することが可能となり、それぞれのサブシステムを容易に管理することができます。

Qsys では、高い柔軟性を提供するために、複数の標準インタフェース間のブリッジング処理を自動化しました。Qsys を利用することで、Avalon ベースの、Qsys 準拠の IP コアを使用してシステムを開発することが可能となります。また、今後、異なる業界標準インタフェースに準拠した IP コアを、オリジナルの IP コアを置き換えることなく追加することも可能になります。今回のリリースで、Qsys はオープンスタンダードな Avalon インタフェースをサポートしています。Qsys の今後のリリースでは、ARM 社の AMBA AXI 等の業界標準インタフェースのサポートを追加する予定です。

アルテラのソフトウェア、エンベデッド、および DSP 担当マーケティング・シニア・ディレクターのクリス・バロー （Chris Balough） は、「Qsys ベータ版の顧客への導入実績は、我々の予想を上回りました。そして、今日、製品版を提供できることを大変光栄に思います。Qsys を利用する顧客は、より高いシステム性能、改良されたシステム拡張性、PCIe IP コアを用いたより迅速なシステム開発等の、Qsys が提供する生産性の利点をすぐに実感できるでしょう」 と述べています。

Quartus II 開発ソフトウェア v11.0は、同ソフトウェアの外部メモリ・インタフェース・ツールキットおよびトランシーバ・ツールキットの機能拡張により、より迅速なボード開発機能は、設計者が最大限のメモリ効率を達成できるように支援し、設計生産性を向上させます。強化されたトランシーバ・ツールキットは、優れたチャネル・マネージャー・インタフェースとアップデートされたトランシーバ・コントロール・パネルを提供することで、設計者がトランシーバを最適化してシグナル・インテグリティを高め、迅速なボード開発を行うことを可能にします。

Quartus II v11.0 その他の新機能概要

• 新しいデバイスのサポート：　
  すべての Cyclone® IV GX FPGA 向けのファイナル・タイミング・モデルと FPGA コンフィギュレーション・ファイルのサポートを提供します。また、Quartus II v11.0 は Stratix® V FPGA 向けの拡張トランシーバ・モードもサポートします。
  
  
• 拡張されたチップ・プランナ：
  Stratix V FPGA トランシーバを使用して設計を行う際のユーザビリティを改善します。この機能向上により、すべてのチャネルに対する PLL 配置をサポートするクロック・プランニングを可能にします。
  
  
• DSP Builder のために拡張された OS サポート：
  新たに 64 ビット Windows および Linux オペレーティング・システムをサポートします。

Quartus II v11.0 の新機能についての詳細情報は、www.altera.co.jp/q2whatsnew をご覧ください。

価格と出荷時期

Quartus II 開発ソフトウェア v11.0 のサブスクリプション・エディション、ならびに無償のウェブ・エディションはともに、アルテラの ウェブサイト からダウンロード可能です。Qsys は、サブスクリプション・エディション、ならびにウェブ・エディションの両エディションで提供されます。ライセンス料とメンテナンス料の支払いがまとめて年一回になる、アルテラのソフトウェア・サブスクリプション・プログラムも利用可能です。「Quartus II 開発ソフトウェア サブスクリプション契約」 には、Quartus II 開発ソフトウェア、「ModelSim®-Altera® Starter Edition」、アルテラの IP コアで最もよく利用されている 14 個の IP コア （DSP とメモリ・コア） で構成されている 「IP Base Suite」 の全ライセンスが含まれています。年間費用は、米国内販売価格 2,995 ドル （ノード・ロックPCライセンス時） で、アルテラの eStore、または 販売代理店 からご購入いただけます。

アルテラについて

アルテラは、FPGA / CPLD、ASICなど、カスタム・ロジックの分野で、顧客企業の迅速かつ低コストでのイノベーションに貢献しています。顧客志向のプログラマブル・ソリューションが高く評価され、日本のPLD市場でトップシェアを維持しています。

アルテラの FPGA / CPLD、ASIC に関する詳細情報は、同社Webサイト（www.altera.co.jp）をご覧ください。Facebook、RSS、Twitter でも情報提供を行っています。

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