RELEASE DATE: 2010年4月20日

アルテラ、28nm 「Stratix V」 FPGAファミリを発表

バンド幅にブレイクスルーをもたらすStratix V FPGA：システムの消費電力とコストは低減

プログラマブル・ロジック・ソリューションの世界的リーディング・カンパニーであるアルテラ・コーポレーション（本社：米国カリフォルニア州サンノゼ、社長兼CEO：ジョン・デイナ、日本法人：東京都新宿区、代表取締役社長：日隈寛和、NASDAQ：ALTR　以下、アルテラ）は米国時間4月19日（日本時間：4月20日）、同社の次世代28nm FPGAである「Stratix® V」FPGAファミリを発表しました。

1.6Tbpsのシリアル伝送能力を提供する Stratix V FPGAは、多種多様な新技術と最先端28nmプロセスを採用しており、高いバンド幅を必要とするアプリケーションのコストと消費電力を低減させるものです。TSMC（Taiwan Semiconductor Manufacturing Company）の28nm High-Performance（HP）プロセスで製造され、最大110万個のロジック・エレメント（LE）相当のロジック容量、53Mビットのエンベデッド・メモリ、3,680個の18 x 18ビット乗算器を備え、最大28Gbpsで動作するトランシーバを内蔵しています。このトランシーバには、アプリケーションに特化した業界最高水準のハードIP（intellectual property）が組み込まれており、コストと消費電力においてデメリットを生じることなく、システム・インテグレーションと性能を向上させています。

Stratix V FPGAファミリは4種類の製品バリエーションで構成されており、ワイヤレス/ワイヤライン・コミュニケーション、軍用、放送、コンピュータ＆ストレージ、テスト、医療などの市場における、幅広いアプリケーションに対応します。

Stratix V GT FPGA：100Gおよび以降のシステムに向けた28Gbpsトランシーバを搭載した
業界唯一のFPGA
Stratix V GX FPGA：幅広い用途に向けて、600Mbpsから12.5Gbpsまでをサポートする
トランシーバを搭載
Stratix V GS FPGA：ハイ・パフォーマンスDSPアプリケーション向けに最適化し、600Mbps から12.5Gbpsをサポートするトランシーバを搭載
Stratix V E FPGA ： ASICプロトタイピング、エミュレーション、およびハイ・パフォーマンス・コンピューティングに理想的な最大集積のFPGA

アルテラプロダクト＆コーポレート・マーケティング担当バイスプレジデントのビンス・フー（Vince Hu）は、「Stratixファミリ 5世代にわたって行ってきたイノベーションによって、ハイエンド・デバイスにおける集積度とI/O性能は飛躍的に向上し、ASICやASSPに対する競争的地位を強化しました。アルテラは、コストと消費電力は要求範囲内のままバンド幅を向上させるという課題を解決させるべく、引き続き力を注いでまいります。

Stratix V FPGAでは、最高水準の性能、集積度、インテグレーションを提供するため、コアからI/Oまであらゆる面において改良を加えています」と述べています。

Stratix V FPGAの特長：すべてはバンド幅のために

Stratix V FPGAの主な特長は、以下のとおりです。

シリアル伝送による広帯域幅システムを低コスト・低消費電力で実現

Stratix V GX およびStratix V GS　FPGAでは、最大12.5Gbpsで動作する高性能、低消費電力トランシーバを最大66個搭載
多くの3G、6G、10Gプロトコル、10G/40G/100G、Interlaken、PCI Express®（PCIe®）Gen3、Gen2、Gen1などの電気規格をサポートし、コンプライアンスに対応
10Gバックプレーン（10GBASE-KR）や光モジュールと直接、相互接続が可能
Stratix V GT　FPGAが搭載する28Gbps トランシーバは、CEI-28Gに準拠するよう設計。トランシーバ・チャネルあたりの消費電力はわずか200mWで、システムにおけるバンド幅あたりの消費電力を劇的に削減

トランシーバのバンド幅以外では、7個の72ビット幅1,600Mbps DDR3 メモリ・インタフェースや、汎用のI/O上では1.6Gbpsで動作するLVDSチャネルなども搭載
アーキテクチャにおける様々な強化により、面積効率とロジック集積効率を高め、システム性能を向上

新しいアダプティブ・ロジック・モジュール（ALM）アーキテクチャ：最大規模のデバイスにおいて最大800Kのレジスタを追加し、ロジック集積効率を最大化。パイプライン化を多用するデザイン、多数のレジスタを必要とするデザインに有効
M20K ブロックによるエンベデッド・メモリ構造の強化：面積効率と性能を向上
業界初の可変精度DSPブロック：　多精度DSPデータパスおよびファンクションにおいて、これまでになく高い効率性と性能を提供
使いやすいパーシャル・リコンフィギュレーション（部分再構成）：他の領域を動作させたまま、一部分だけを再コンフィギュレーションすることが可能

※Stratix V FPGAのアーキテクチャについてのさらなる詳細は、アルテラのウェブサイト（www.altera.co.jp/stratix5）をご覧ください。

最高水準のハードIPを搭載

消費電力やコストを犠牲にすることなく、性能を向上
デバイスに実装されているファンクションの一例： PCIe Gen3、Gen2、Gen1、40G/100G イーサネット、CPRI/OBSAI、Interlaken、Serial RapidIO®（SRIO） 2.0、10 Gigabit Ethernet（GbE） 10GBASE-R など
読み込み/書き込みのパスをハード実装したメモリ・インタフェースの一例： DDR3、RLDRAM II、QDR II+ など

革新的な「Embedded HardCopy® Block」搭載

この独自のメソドロジにより、FPGAに実装されているファンクションを迅速に変更することができ、アプリケーションに特化したデバイスを3ヶ月から6ヶ月で開発することが可能
Embedded HardCopy Blockによって、70万個のLE追加と同等の回路規模を提供しつつ、ソフト・ロジック実装時と比較して消費電力を65％削減

※関連資料：本年2月の報道資料『28nm FPGAに向けたイノベーションを発表』

HardCopy V ASICへの移行

アルテラはまた、HardCopy V AISCによって、Stratix V FPGAを用いたシステムから、低リスク、低コストでASIC量産へ移行する手法を提供します。HardCopy V ASICについての詳細は、後日発表予定です。

出荷時期

Stratix V FPGAは2011年第1四半期からサンプル出荷を開始する予定です。Quartus® II 開発ソフトウェアによるStratix V FPGAのサポートは、本年第2四半期に先行サポートを開始予定です。アルテラの高性能FPGAファミリについての詳細情報は、アルテラの販売代理店にお問い合わせいただくか、アルテラのウェブサイト（www.altera.co.jp/pr/stratix5）をご覧ください。

Stratix V FPGAが今日の極めて困難な設計課題にどのように対応しているかについては、ホワイトペーパー、ビデオ、技術文書などの各種資料で解説しています。これらの資料の詳細およびStratix V FPGAについての関連情報は、アルテラのウェブサイト（www.altera.co.jp/pr/literature/stratix5）をご覧ください。

アルテラ・コーポレーションについて

アルテラ・コーポレーションは、プログラマブル・ロジック・ソリューションの世界的リーディング・カンパニーです。1983年にシリコンバレーで創業した世界で最初のファブレス企業であり、1988年にNASDAQに上場しました。FPGA/CPLD、ASICなど、カスタム・ロジックの分野におけるテクノロジー・リーダーとして高成長を続け、顧客企業のイノベーションに貢献しています。世界各国に拠点を持ち、日本法人である日本アルテラ株式会社は1990年に設立されました。顧客志向のソリューションが高く評価され、日本におけるPLD市場でトップシェアを維持しています。

アルテラに関する詳細情報は、同社Webサイト（www.altera.co.jp）をご覧ください。Facebook、RSS、Twitter でも情報提供を行っています。

Strativ V FPGA

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プレスコンタクト：

広報　岡村・渋谷日本アルテラ株式会社 03-3340-9480 jpnewsrm@altera.com

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