DDR3 は高速かつ意図的にスキューを持たせたデータを使用するため、DDR3 メモリ・デザインを実現するのは非常に困難です。レベリング機能をFPGA I/O構造に直接組み込まないで、DDR3 SDRAM DIMMにインタフェースしようとすると、コストまたは時間がかかり、しかも多くの外付け部品が必要になるため、結果 貴重なボード・スペースを使用してしまいます。
Stratix® III FPGA は、専用の内蔵 I/O回路を備えており、高速 DDR3 メモリ・デザインの困難を低減します。このデモ・ビデオでは、Stratix III FPGAによる 1,067 Mbps DDR3 メモリ・インタフェースをご覧いただけます。
Stratix III FPGAでは以下を実現します。
- 高速 DDR3 メモリへのインタフェースを実現する確実な DDR3 ライト・レベリング機能
- 既存および新たに登場する外部メモリ規格に対して高速かつ柔軟なサポートを提供する I/O 回路を提供
- 高いデータ・レートにて最良のシグナル・インテグリティを保持
DDR3 メモリ・デザインの設計をスタート
Stratix III FPGA の DDR3 メモリ・インタフェース機能に関する技術的な詳細は以下をご覧ください。
- DDR3 SDRAM メモリ・インタフェースのレベリング手法の活用 (PDF) ホワイトペーパー
- Quartus® II バージョン 7.2 ソフトウェア をダウンロードして Stratix III FPGA の設計を開始
