アルテラは、高性能 Stratix® シリーズ FPGA からピン互換のある低消費電力、低コストの HardCopy® ASIC への唯一のシームレスな移行を実現します。
デザイン・フローの利点
FPGA の設計と同じ方法で HardCopy ASIC を設計します。 レジスタ転送レベル（RTL）コードのシミュレーションと合成を行い、デザイン・ネットリストを配置配線し、タイミング解析を実行してタイミング要件を決定します。
HardCopy ASIC デザイン・フロー（表 1 参照）は、スタンダード・セル ASIC デザインとは異なり、デザインの完成後、コンパニオン FPGA を使用してデザインをイン・システムで迅速に検証します。デザインをシステムで動作させるため、効率的な検証が可能です。 バックエンド物理デザインのために、アルテラの HardCopy デザイン・センタにネットリストが渡されます。
| 表 1. HardCopy ASIC デザイン・フローの利点 | |
| HardCopy ASIC デザイン・フロー | 利点 |
|---|---|
| FPGA を使用した完全なインシステム検証 |
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| FPGA と類似したフロント・エンド・デザイン・フロー |
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| シームレスな移行 |
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統一されたフロント・エンド・デザイン・フロー
HardCopy フロント・エンド・デザイン・フロー（図 1 参照）により、FPGA と HardCopy ASIC のデザインがアルテラの Quartus® II ソフトウェアで 1 つの環境に統合されます。
図 1. HardCopy ASIC シリーズ・フロント・エンド・デザイン・フロー
以下に、HardCopy ASIC フロント・エンド・デザイン・フローの主なステップを詳細に示します。
- RTL とタイミング制約を適用してスタートします。
- FPGA と HardCopy ASIC デバイスのペア（コンパニオン）を選択します。
- Quartus II ソフトウェアまたはサードパーティ EDA 合成ツールのいずれかを使用して、デザインを合成します。
- FPGA と HardCopy ASIC デバイスの両方の配置配線を実行します。
- 両方のデバイスでスタティック・タイミング解析を実行し、タイミング制約が満たされていることを検証します。
- コンパニオン FPGA を使用して、デザインをイン・システムおよび実際の動作速度で検証します。
- デザインを HardCopy ASIC デザイン・センタに提出します。
- 10週間後にソケット置換 HardCopy ASIC を受け取ります。
Quartus II ソフトウェアは、完全な開発環境に加え、デザイン・プロセスを効率的に完了させるための機能も備えています（表 2 参照）。
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表 2. 効率的な HardCopy ASIC フロント・エンド・デザイン・フローを可能にする Quartus II の機能 |
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機能 |
説明 |
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HardCopy II Advisor |
HardCopy II ASIC デザインを問題なくアルテラの HardCopy ASIC デザイン・センタに提出するための開発ガイドラインを提供します。完了したタスクと完了させる必要があるタスクをレポートします。 |
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タイミング・ツールの選択 |
TimeQuest またはクラシック・タイミング・アナライザを使用して、セル配置とグローバル配線に基づいて HardCopy ASIC デザインのスタティック・タイミング解析を実行します。TimeQuest タイミング・アナライザ は、業界標準の SDC（Synopsys Design Constraint）に基づくタイミング解析手法をサポートする ASIC 強化ツールです。 |
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デザインのコンパイル時間を最大 70% 短縮し、他のパーティションの性能を維持しながらデザイン最適化オプションを個々のデザイン・パーティションに適用してタイミング・クロージャを改善します。また、チーム・ベースのデザイン環境をサポートします。 |
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デザイン・アシスタント |
デザイン・ルール・チェックを実行して、FPGA プロトタイプと最終的に実装された HardCopy ASIC デバイスでデザインが正しく動作することを保証します。 |
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デバイス・リソース・ガイド |
最適なデバイスを選択するためのセレクション・ガイドラインです。 |
Quartus II 機能の完全かつ詳細なリストについては、Quartus II ソフトウェア・ホーム・ページをご覧ください。
業界標準バック・エンド・デザイン・フロー
アルテラの HardCopy ASIC デザイン・センタで働く、大勢の経験豊富な ASIC デザイン・エンジニア・チームがバック・エンド・プロセスを実装しています。 アルテラのバック・エンド・デザイン・フローは、ターンアラウンド・タイムで ASIC 業界をリードします。 ネットリストのハンドオフからデザインのテープアウトまでに要する期間は、デザインの複雑さにもよりますが、わずか1～2 ヶ月です（表 3 と 4 を参照）。
| 表 3. HardCopy ASIC バック・エンド・デザイン・フローのステップ | |
| デザイン・フローの流れ | EDA ツール |
|---|---|
| DFT（Design for Testability）の挿入 | Synopsys DFT コンパイラ |
| テスト・ベクタの生成 | Synopsys TetraMax ATPG |
| CTS (Clock Tree Synthesis）およびグローバル信号挿入 | Synopsys Astro |
| タイミングおよびシグナル・インテグリティを考慮した配置配線 | Synopsys Astro |
| ポスト・レイアウト寄生容量抽出 | Synopsys Star-RCXT |
| スタティック・タイミング/クロストーク/ノイズ解析 | Synopsys PrimeTime SI |
| 物理検証 | Synopsys Hercules および Mentor Graphics Calibre |
| フォーマル検証 | Cadence Conformal |
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表 4. スタンダード・セル ASIC フローとアルテラ HardCopy ASIC フローの比較 |
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標準的なスタンダード・セル・バック・エンド・フロー |
アルテラ HardCopy ASIC バック・エンド・フロー |
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ネットリストのハンドオフ後の検証で発生する問題
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十分な検証を行ったFPGA でのイン・システムの設計
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結果： スケジュールに遅延が発生 |
結果： スケジュールを維持 |
まとめ
アルテラ固有の HardCopy ASIC デザイン・フローは、低リスク、低コストで使いやすく、簡単に適応できます。このデザイン・フローにより、アルテラの FPGA から HardCopy デバイスへのシームレスな移行が促進され、「Time-to-Market」の短縮が可能です。バック・エンド・デザインのターンアラウンドタイムが予測可能であるほか、HardCopy ASIC ソリューションは、長期に渡る設計期間、高コスト、および高いリスクを伴うスタンダード・セル ASIC に代わる最適なソリューションです。
